《電子技術應用》
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一種使用Capless LDO結構的片上電容的預估方法
2019年電子技術應用第2期
何 洋，馬永旺,，侯佳力，王小曼,，胡 毅，馮 曦,，唐曉柯
1.北京智芯微電子科技有限公司 國家電網公司重點實驗室電力芯片設計分析實驗室,，北京100192； 2.北京智芯微電子科技有限公司 北京市電力高可靠性集成電路設計工程技術研究中心,，北京100192
摘要： 針對集成電路SOC芯片對PIN腳資源的限制以及用于敏感信息防護的安全芯片的應用領域,，需要使用片上LDO和片上濾波電容的方案來為內核供電。由于LDO的低帶寬導致帶來相應速度問題,，需要用片上濾波電容來提供數字電路瞬態(tài)翻轉的能量,，要使用納法級的濾波電容占用極大的芯片面積，使得布局和LDO都在項目后期完成設計,，導致芯片布局的迭代次數增加,。深刻理解數字電路的工作原理和設計流程,，提出了一種全新的設計流程和電容估算方法,，在項目前期就完成片上電容的精確預估，從而可以早期進行LDO和芯片布局設計,，減少了迭代周期,，節(jié)省了芯片研發(fā)時間，并且通過仿真和測試,，驗證了提出了估算方法具有較好的預估精度,。
中圖分類號： TN752
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.181851
中文引用格式： 何洋，馬永旺,，侯佳力,，等. 一種使用Capless LDO結構的片上電容的預估方法[J].電子技術應用，2019,，45(2)：23-26.
英文引用格式： He Yang,，Ma Yongwang，Hou Jiali,，et al. A method for on chip capacitor evalueted for capless LDO structure[J]. Application of Electronic Technique,，2019,，45(2)：23-26.
A method for on chip capacitor evalueted for capless LDO structure
He Yang，Ma Yongwang,，Hou Jiali,，Wang Xiaoman，Hu Yi,，Feng Xi,，Tang Xiaoke
1.State Grid Key Laboratory of Power Industrial Chip Design and Analysis Technology, Beijing SmartChip Microelectronics Technology Co.,Ltd.，Beijing 100192,，China,； 2.Beijing Engineering Research Center of High-reliability IC with Power Industrial Grade， Beijing Smart-Chip Microelectronics Technology Co.,，Ltd.,，Beijing 100192，China
Abstract： Aiming at the limitation of SOC′s pin number, and in security IC applications, on chip capless LDO and on chip decouple capacitor were preferred for suppling digital cores power. But On Chip Capless LDO′s finite bandwidth limited it responses sharp current pulses existed in digital core, huge on chip decouple capacitors of several nano farads are necessary for these situations. These on chip capacitors occupy significant chip area, so these capacitors must be mapped out in the whole chip floorplan and so did LDO designs. In conventional design flow, the on chip capacitor′s size was confirmed after P&R with power simulations at the late design procedure, which results in iterations of LDO design and whole chip floorplan distribution. A new accurate method was given based on deeply understanding digital circuit how to work in order to estimate the values of on chip capacitors at the early procedure of the flow, so the floorplan of the chip and LDO design could be started earlier, the iteration of these procedure was limited to one time. This method was succeeded applied in one SOC design, the post simulation and test results show that the estimated on chip capacitors are very accurate.
Key words : capless LDO,；on chip capacitor,；floorplan

0 引言

    隨著半導體行業(yè)不斷的發(fā)展， SOC芯片處理的功能不斷增加,，要求SOC芯片具有更為豐富的外設控制接口和通信接口,，由于封裝、模具,、成本等因素限制,，芯片只有有限的管腳資源。其中電源和地的管腳占用了相當一部分的引腳資源,。如STM32系列芯片[1],，采用片內LDO方式會省去部分電源管腳，增加管腳資源,。

    在電力應用,、金融交易等工業(yè)控制領域，保證信息安全的加密芯片具有廣泛的應用,。對于該類芯片,，其內核電源必須采用內部供電的方式，避免核心安全加密算法受到針對電源和地的侵入式攻擊,，對數據安全造成極大威脅[2],。因此必須要采用片上LDO方法給內核供電。

    給數字內核供電的片上LDO的負載特征如下：(1)平均功耗和數字電路的工作頻率成正比,；(2)在時鐘翻轉沿出現峰值功耗,，其他階段功耗很小，功耗集中在納秒量級[3-4]。因此片上LDO必須具有響應到納秒級的負載變化能力,，要求其帶寬達到上吉赫茲,，在功耗、面積的限制下很難實現,，必須并聯足夠的片上濾波電容,。在設計流程上，數字代碼凍結進行PR后,，仿真出數字電路的功耗,，之后再確定片上濾波電容的大小，插入濾波電容后再完成后續(xù)驗證流程,。根據以往的設計經驗,，片上濾波電容往往達到數納法的級別，占用了芯片10%~20%不等的面積,，這樣大的面積占比又會改變芯片的布局,，使得設計流程再重新進行迭代，嚴重的會造成數月的延期,，對項目的可控造成極大的影響,。

    本文針對以上問題，提出了一種使用LDO的片上電容的預估方法,，在項目的代碼前端設計階段就引入功耗分析和估算方法,，提前評估出片上濾波電容大小，將該電容計入芯片布局,，避免了上述迭代,，減小項目周期。采用本方法成功設計了一款芯片,，芯片性能優(yōu)良,。

1 片上LDO和濾波電容的工作原理

    圖1給出了一個LDO主體電路和一個濾波電容Cdcp，其中Cdcp為片內電容,，p2為輸出電壓,，不引出到芯片的IOPAD上,，直接給芯片core供電,。該LDO的輸出電壓為：

    wdz3-gs1.gif

其中VREF為片上基準電壓源。Iload為數字電路的功耗,，其典型的波形如圖2所示,。

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    片上LDO存在p1、p2,、p3這些極點,，限制了LDO的響應速度。考慮到這些極點的影響,，需要運放達到10 GHz的GBW和10 GV/s的SR才能響應納秒級的毛刺,，達到這樣性能運放的功耗是難以承受的。因此需要采用片上濾波電容來對納秒級的瞬態(tài)功耗進行處理,，片上LDO則負責處理響應速度在百納秒量級的平均功耗的變化,。下文主要具體描述在設計前端階段，根據設計的規(guī)模,、應用的工藝庫,、電路工作頻率等信息來估算響應功耗毛刺尖峰的片上濾波電容的設計流程，同時給出按照該流程設計的芯片版圖和測試結果,。

2 片上濾波電容的估算方法

    按照正常設計流程中的功耗統計方法,，對片上濾波電容影響最大的數字電路的功耗主要包括綜合的數字電路功耗和存儲器的功耗這兩大部分，因此針對這兩部分分別進行闡述,。

2.1 綜合數字電路功耗

    在數字代碼設計凍結后,，根據芯片的綜合結果可以估算出數字電路的門數GateCount值。通過查找數字代碼設計的工藝庫,，查找到標準單元的功耗數據,，一般其格式如圖3所示，其代表的意義是不同的輸入信號轉換時間對應的標準單元內部的功耗消耗,。

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    考慮到：功率P=U×I,，電荷量Q=I×t，功耗W=P×t=U×I×t,，可以推導出電荷：Q=W/U,。

    通過查找圖3中的數據，就可以直接計算出單個標準單元在每次時鐘沿翻轉時導致的內部電荷量的變化Qinternal,。

    根據圖3的結果,，在最短的輸入信號轉換時間和最小的負載電容下，每次時鐘沿翻轉消耗的電荷量約為0.001 463 p/1.2=1.216 fC,。

    綜合的數字電路另一部分功耗為開關功耗,，定義為每次輸出發(fā)生變化時數字電路消耗的功耗，其與負載電容的大小直接相關,，計算公式為：

     wdz3-gs2-3.gif

    要想估算出數字電路的開關功耗,，需要知道工作頻率，工作電壓和負載電容,。其中工作頻率和工作電壓是已知的,，負載電容需要估算得出。

    單個的標準單元輸出負載主要由兩部分組成,，一部分為后級連接的門的數量(Fanout),，另一部分是連線的寄生電容,。在數字代碼設計工藝庫中可以查到標準單元的輸入電容，如圖4所示,，輸入電容的大小約為0.9 fF,，如果Fanout=10，則單個標準單元的輸出負載為9 fF,。

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    連線的寄生電容和連線的長度相關,，同樣通過查找工藝庫中的數據就可以得到連線的負載電容，如圖4所示,。該實例中給出了一個100萬門的規(guī)模,，單位電容為0.138 2 fF，如果扇出為4,，則負載電容大小為0.138 2 fF×70=9.674 fF,。

    通過圖4給出的相關信息，根據數字電路綜合結果預估出的平均扇出,、芯片的門數,、芯片的翻轉率等信息就可以估算出數字電路的開關功耗了，從而可以得到時鐘上升下降沿所消耗的電荷量Qswitch,，再加上標準單元內部翻轉消耗的電荷量Qinternal,，從而得到了數字電路消耗的總的電荷量Qdig=Qswitch+Qinternal。

    在項目前期階段,，預估數字電路的規(guī)模為60萬門,，根據數字工具統計出平均的扇出為2，數字電路的翻轉率大概為25%,。按照上述方法估算出連線平均電容Cwire=3.455 fF,，負載門電路的輸入電容為1 fF×2=2 fF。

    因此Qinternal~1.216 fC×600 000×25%=0.185 nC,；Qswitch~(3.255 fF+2 fF)×1.2×600 000×25%=0.98 nC,，每次時鐘翻轉需要提供的電荷量Q=1.165 nC。

2.2 存儲器電路功耗估算

    圖5是典型的RAM存儲器的功耗數據,，一般以平均功耗的形式給出,，事實上RAM的功耗行為和數字電路功耗行為一致，因此需要將其轉換為每次翻轉消耗的電荷量,。

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    在寫模式下,，RAM的功耗最大達到37 μA/MHz，RAM在寫模式下近似認為所有的功耗都發(fā)生在時鐘的上升沿階段,，則在該階段抽取的電量Qram=37 μA/MHz×10-6 Hz×1 s=37 pC,。

    讀模式下RAM的功耗小于寫模式下RAM的功耗,，并且對同一個時鐘沿讀,、寫模式不會同時發(fā)生,，因此不再計算讀寫模式下的電量信息。

2.3 片上濾波電容的估算

    數字電路每次時鐘翻轉消耗的電荷量Qdig=1.165 nC,，片上存儲器RAM每次時鐘翻轉消耗的電荷量Qram=37 pC,，因此總的數字電路每次時鐘翻轉消耗的電荷量Qtot=1.165 nC+37 pF=1.202 nC。

    按照最終的Signoff標準,，瞬態(tài)電壓的Vdrop為20%×Vnorm,，因此需要總的片上濾波電容的計算如下：

    wdz3-gs4.gif

    因此在項目前期階段就可以估算出對于無片外電容的LDO結構的片上系統來說，片上的濾波電容至少需要5 nF的容量,。這個電容的面積相當可觀,，在芯片的布局階段必須要加入5 nF的電容的位置；另外由于濾波電容的大小已經確定,，就可以有針對性地對LDO的性能進行優(yōu)化設計了,，也大大提前了LDO的開發(fā)進度。

3 采用片上濾波電容估算方法在實例中的應用

    在一款SOC芯片中成功實施了上述方法,，在項目起始階段密切與數字電路設計配合,，并根據早期結果預估出需要的片上濾波電容大小為5 nF，以此作為負載,，完成了片上LDO的電路設計工作,，隨之完成全芯片的布局工作，如圖6所示,。

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    待數字和后端流程結束后,，使用工具提取出的功耗信息對電源電壓進行驗證。提取出最大的功耗尖峰,，分析出該功耗尖峰的電荷量,，驗證其在電源上導致的壓降是否滿足要求，如圖7所示,。在該尖峰下消耗的電荷量為0.84 nC,，在5 nF的電容上導致的壓降為16.8%，滿足設計要求,。

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    圖8給出了數字電路全速運行時片上LDO加上濾波電容后整個芯片的供電電壓的波形,，可以看到在所有情況下輸入電壓的變化都控制在-18.3%，滿足芯片的設計規(guī)則,，并且電容的大小也沒有過設計,，未占用過多的芯片面積。

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    采用該設計流程,，后端的布局未再進行修改,，項目較類似的其他項目節(jié)省了約2個月的設計時間。

4 芯片測試

    本芯片已經在40 nm的工藝下流片,，芯片的版圖如圖6所示,。芯片經過測試,，在所有的工作環(huán)境下均運行正常，圖9給出了芯片的電源電壓的測試結果,，可以看到電源電壓工作穩(wěn)定,，在輕重負載的切換下電源紋波在±60 mV以內，滿足設計需求,。

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5 結論

    針對集成電路SOC芯片對PIN腳資源的限制和安全攻擊防護方面的考慮,，需要使用片上LDO和片上濾波電容的方案來為內核供電。通過本文提供的設計流程和估算方法,，可以在芯片設計初期和數字電路設計同步進行來完成片上濾波電容的大小的預估,，并可以同時完成LDO的設計優(yōu)化工作，能夠預先開始進行芯片的布局設計,，避免了后期因為電容過大造成的重復迭代次數,，節(jié)省了項目的研發(fā)周期。該設計流程在40 nm的工藝下成功實施,，芯片測試結果完全符合設計預期,，說明該設計流程可靠并實用，評估方法精確,，可以拓展到無片外濾波電容的集成電路芯片設計中,。

參考文獻

[1] ST Microelectronics Company.STM32 data sheet[Z].2015.

[2] 張海峰，于艷艷.分組密碼算法抗功耗攻擊和故障攻擊的方法[J].電子技術應用,，2015,，41(5)：50-52.

[3] 菲利普艾倫，道格拉斯霍爾伯格.CMOS模擬集成電路設計[M].北京：電子工業(yè)出版社,，2011.

[4] 拉扎維.模擬CMOS集成電路設計[M].西安：西安交通大學出版社,，2003.



作者信息:

何  洋，馬永旺,，侯佳力,，王小曼，胡  毅,，馮  曦,，唐曉柯

（1.北京智芯微電子科技有限公司 國家電網公司重點實驗室電力芯片設計分析實驗室，北京100192,；

 2.北京智芯微電子科技有限公司 北京市電力高可靠性集成電路設計工程技術研究中心,，北京100192）

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