《電子技術(shù)應(yīng)用》
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基于流水線技術(shù)的全數(shù)字鎖相環(huán)設(shè)計(jì)
2019年電子技術(shù)應(yīng)用第4期
田 帆，楊檬瑋，單長(zhǎng)虹
南華大學(xué) 電氣工程學(xué)院,，湖南 衡陽(yáng)421001
摘要： 為了提高全數(shù)字鎖相環(huán)的系統(tǒng)運(yùn)行速度、降低系統(tǒng)功耗,，同時(shí)提高鎖相系統(tǒng)的動(dòng)態(tài)性能與穩(wěn)態(tài)性能，提出一種基于流水線技術(shù)的全數(shù)字鎖相環(huán),。采用電子設(shè)計(jì)自動(dòng)化技術(shù)完成了該系統(tǒng)的設(shè)計(jì),，并對(duì)所設(shè)計(jì)的電路進(jìn)行了計(jì)算機(jī)仿真與分析。仿真結(jié)果證明,，該鎖相環(huán)中數(shù)字濾波器的參數(shù)能夠根據(jù)相位誤差的大小進(jìn)行動(dòng)態(tài)調(diào)節(jié),，既可加快鎖相速度，又能增強(qiáng)系統(tǒng)的穩(wěn)定性,。利用流水線技術(shù)優(yōu)化的整體電路能夠減小系統(tǒng)延遲,，降低系統(tǒng)總功耗。該鎖相環(huán)可作為功能模塊嵌入到片上系統(tǒng),，具有十分廣泛的用途,。
中圖分類號(hào)： TP274
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.182074
中文引用格式： 田帆，楊檬瑋,，單長(zhǎng)虹. 基于流水線技術(shù)的全數(shù)字鎖相環(huán)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2019,，45(4)：39-44.
英文引用格式： Tian Fan,，Yang Mengwei，Shan Changhong. Design of all-digital phase-locked loop based on pipeline technology[J]. Application of Electronic Technique,，2019,，45(4)：39-44.
Design of all-digital phase-locked loop based on pipeline technology
Tian Fan，Yang Mengwei,，Shan Changhong
College of Electrical Engineering,，University of South China，Hengyang 421001,，China
Abstract： In order to improve the system of full digital phase-locked loop speed, reduce the power consumption of the system, and at the same time improve the dynamic performance and steady-state performance of phase-locked system,this paper proposes a full digital phase-locked loop based on assembly line. The electronic design automation technology is used to complete the design of the system, and the designed circuit is simulated and analyzed by computer. Simulation results show that the parameters of the digital filter in the phase-locked loop can be dynamically adjusted according to the magnitude of phase error, which can not only speed up the phase-locked speed, but also enhance the stability of the system. The integrated circuit optimized by pipeline technology can reduce the system delay and reduce the total power consumption. The phase-locked loop can be embedded as a functional module into SoC（Systerm on Chip）and has a wide range of applications.
Key words : digital phase-locked loop,；electronic design automation；VHSIC hardware description language;computer simulation,；pipeline

0 引言

    鎖相環(huán)是一個(gè)能對(duì)輸入信號(hào)進(jìn)行自動(dòng)跟蹤的負(fù)反饋控制電路,。鎖相環(huán)在通信,、無(wú)線電電子學(xué)、自動(dòng)控制和電力系統(tǒng)自動(dòng)化等領(lǐng)域得到了極為廣泛的應(yīng)用,，其性能的好壞將直接影響整個(gè)電子系統(tǒng)的工作性能[1],。隨著數(shù)字技術(shù)的不斷發(fā)展，全數(shù)字鎖相環(huán)的應(yīng)用范圍也更加廣泛[2],。全數(shù)字鎖相環(huán)具有比模擬鎖相環(huán)更多的優(yōu)點(diǎn),，它可以解決模擬鎖相環(huán)中設(shè)計(jì)復(fù)雜性較高、可移植性較差和對(duì)噪聲十分敏感等問(wèn)題[3],。對(duì)于系統(tǒng)芯片而言,，系統(tǒng)運(yùn)行速度和功耗是衡量其性能優(yōu)劣的重要指標(biāo)之一，如何提高其運(yùn)行速度和降低其功耗是國(guó)內(nèi)外學(xué)者關(guān)注的熱點(diǎn)問(wèn)題[4],。全數(shù)字鎖相環(huán)作為系統(tǒng)芯片中常用的功能模塊,，這些問(wèn)題也是我們?cè)谠O(shè)計(jì)鎖相環(huán)時(shí)迫切需要解決的問(wèn)題。另一方面,，提高鎖相環(huán)的鎖相速度與增強(qiáng)鎖相環(huán)的穩(wěn)定性是相互矛盾的,。在鎖相環(huán)設(shè)計(jì)時(shí)，若數(shù)字濾波器的參數(shù)取較小值,，可加快鎖相環(huán)的鎖相速度,，縮短鎖相時(shí)間，但在系統(tǒng)鎖定后會(huì)出現(xiàn)相位抖動(dòng),，影響系統(tǒng)的穩(wěn)定性,；而其參數(shù)取較大值時(shí)，雖可減小相位抖動(dòng),，增強(qiáng)系統(tǒng)的穩(wěn)定性,，但卻又會(huì)造成鎖相速度變慢。由于傳統(tǒng)全數(shù)字鎖相環(huán)中數(shù)字濾波器的參數(shù)是固定不變的,，不能實(shí)現(xiàn)參數(shù)的動(dòng)態(tài)調(diào)節(jié),，因此，在鎖相環(huán)設(shè)計(jì)時(shí)只能取某一固定的折中值,，這就不能從根本上解決同時(shí)提高鎖相環(huán)的動(dòng)態(tài)性能與穩(wěn)態(tài)性能之間所存在的矛盾,，也就不能最大限度地提高鎖相系統(tǒng)的整體性能。

    本文提出的基于流水線技術(shù)的全數(shù)字鎖相環(huán),，一是能夠提高鎖相系統(tǒng)的運(yùn)行速度,，降低系統(tǒng)功耗；二是可實(shí)現(xiàn)數(shù)字濾波器參數(shù)的動(dòng)態(tài)調(diào)節(jié),，從根本上解決提高鎖相速度與增強(qiáng)系統(tǒng)穩(wěn)定性之間的矛盾,。文中介紹了該鎖相環(huán)的系統(tǒng)結(jié)構(gòu)、工作原理及主要模塊的設(shè)計(jì)方案。利用 Quartus II軟件工具對(duì)電路系統(tǒng)進(jìn)行了仿真驗(yàn)證,，并根據(jù)仿真結(jié)果對(duì)電路參數(shù)的變化對(duì)鎖相系統(tǒng)的影響進(jìn)行了分析[5],。

1 流水線技術(shù)

1.1 流水線技術(shù)的工作原理

    流水線技術(shù)在速度優(yōu)化中是常用的技術(shù)之一，它能顯著地提高設(shè)計(jì)電路的運(yùn)行速度上限[6],。為了保障數(shù)據(jù)的快速傳輸,，必須使系統(tǒng)運(yùn)行在盡可能高的頻率上，但如果某些復(fù)雜邏輯功能的完成需要較長(zhǎng)的延時(shí),，就會(huì)使系統(tǒng)很難運(yùn)行在高的頻率上,。在這種情況下，可使用流水線技術(shù),，即在長(zhǎng)延時(shí)的邏輯功能塊中插入觸發(fā)器,，使復(fù)雜的邏輯操作分步完成，減少每個(gè)部分的處理延時(shí),，從而使系統(tǒng)的運(yùn)行頻率得以提高[7-8],。流水線設(shè)計(jì)的代價(jià)是增加了寄存器邏輯，即增加了芯片資源的耗用,。具體工作原理如圖1所示,。

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    圖1(a)中的最高工作頻率為1/Ta；在圖1(b)中,，將圖1(a)中延時(shí)較大的組合邏輯電路分解為兩個(gè)延時(shí)較小的組合邏輯電路,，并在該電路中插入一個(gè)寄存器，其中Ta=T1+T2,，T1≈T2,。該電路中第一級(jí)由輸入寄存器、組合邏輯電路和插入的寄存器構(gòu)成,，其最高工作頻率約等于1/T1,；第二級(jí)由后一個(gè)組合邏輯電路和寄存器構(gòu)成，其最高工作頻率約等于1/T2,。因此,，該流水線電路結(jié)構(gòu)的最高工作頻率約等于1/T1，與圖1(a)的電路結(jié)構(gòu)相比較,，其電路的整體運(yùn)行速度得到顯著的提高。

1.2 流水線技術(shù)的應(yīng)用

    采用流水線技術(shù)可以優(yōu)化計(jì)數(shù)器的電路,，以24位計(jì)數(shù)器為例,，該計(jì)數(shù)器的進(jìn)位鏈很長(zhǎng)，必然會(huì)降低工作頻率,。若將其分割成3個(gè)8位的計(jì)數(shù)器,，每當(dāng)8位的計(jì)數(shù)器計(jì)到255后，可利用進(jìn)位信號(hào)觸發(fā)下一個(gè)8位的計(jì)數(shù)器工作，這樣便可減少系統(tǒng)的工作延遲,，從而達(dá)到提高系統(tǒng)信息處理速度的目的[9],。具體實(shí)現(xiàn)過(guò)程如圖2所示。

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    其中圖2(a)為沒(méi)有采用流水線技術(shù)的24位的電路結(jié)構(gòu),，圖2(b)為采用流水線技術(shù)設(shè)計(jì)的電路,。從圖2(b)中可以看出，將24位的計(jì)數(shù)器分為三級(jí)流水線設(shè)計(jì),，每一級(jí)為一個(gè)8位計(jì)數(shù)器,，其中第一級(jí)計(jì)數(shù)器的位數(shù)為0～7位，第二級(jí)計(jì)數(shù)器位數(shù)為8～15位,，第三級(jí)計(jì)數(shù)器的位數(shù)為16～23位,。每當(dāng)?shù)鸵患?jí)的8位計(jì)數(shù)器產(chǎn)生進(jìn)位信號(hào)時(shí)，觸發(fā)高一級(jí)的8位計(jì)數(shù)器開(kāi)始計(jì)數(shù),，以此類推進(jìn)行累加計(jì)數(shù),。采用這種流水線計(jì)數(shù)器的電路結(jié)構(gòu)，可提高計(jì)數(shù)器在進(jìn)位鏈上的處理速度,，進(jìn)而提高整體電路的運(yùn)行速度,。

2 鎖相環(huán)主要電路模塊的設(shè)計(jì)

    本文所提出的全數(shù)字鎖相環(huán)的系統(tǒng)框圖[10]如圖3所示，該鎖相環(huán)主要由數(shù)字鑒相器,、自動(dòng)變模電路,、數(shù)字濾波器、加扣脈沖控制電路和N分頻器組成,。其中數(shù)字鑒相器由雙D觸發(fā)器實(shí)現(xiàn),，其主要作用是通過(guò)比較輸入信號(hào)fin與輸出反饋信號(hào)FOUT之間的相位變化，產(chǎn)生相位誤差信號(hào)ue,、超前信號(hào)up和滯后信號(hào)ud,。數(shù)字濾波器主要由可逆計(jì)數(shù)器構(gòu)成，它可根據(jù)超前信號(hào)或滯后信號(hào)進(jìn)行加計(jì)數(shù)或減計(jì)數(shù),，當(dāng)計(jì)數(shù)值達(dá)到計(jì)數(shù)器的模值時(shí),，產(chǎn)生進(jìn)位信號(hào)inc或借位信號(hào)dec，其中可逆計(jì)數(shù)器的模值km（即該濾波器的參數(shù)）由自動(dòng)變模電路提供,，該信號(hào)可根據(jù)誤差信號(hào)ue的大小自動(dòng)產(chǎn)生,。加扣脈沖控制電路和N分頻器構(gòu)成了數(shù)字振蕩器，當(dāng)inc信號(hào)為高電平時(shí),，在數(shù)字序列信號(hào)IDout中插入一個(gè)脈沖,；當(dāng)dec信號(hào)為高電平時(shí)，在IDout中扣除一個(gè)脈沖,，再經(jīng)過(guò)N分頻器得到調(diào)節(jié)后的輸出信號(hào)FOUT,。將該輸出信號(hào)反饋到數(shù)字鑒相器,，通過(guò)鎖相系統(tǒng)對(duì)相位誤差的反復(fù)調(diào)節(jié)，最終達(dá)到相位的鎖定,。

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2.1 流水線自動(dòng)變模電路設(shè)計(jì)

    數(shù)字濾波器的動(dòng)態(tài)參數(shù)主要由自動(dòng)變模電路提供,，其中自動(dòng)變模電路主要是由一個(gè)時(shí)間數(shù)字轉(zhuǎn)換模塊(TDC)和變模控制器構(gòu)成,，其主要作用是根據(jù)數(shù)字鑒相器輸出的相位誤差的大小來(lái)改變數(shù)字濾波器中可逆計(jì)數(shù)器的模值km,。當(dāng)相位誤差較大時(shí)，輸出較小的模值,，以便加快鎖相速度,；而當(dāng)相位誤差較小時(shí)，輸出較大的模值,，以減小環(huán)路鎖定后的相位抖動(dòng),。

    根據(jù)本文提出的流水線計(jì)數(shù)器的設(shè)計(jì)理念，對(duì)TDC模塊中的20位計(jì)數(shù)器采用5級(jí)流水線設(shè)計(jì),，其中第一級(jí)計(jì)數(shù)器的位數(shù)為0～3位,，第二級(jí)計(jì)數(shù)器位數(shù)為4～7位，第三級(jí)計(jì)數(shù)器的位數(shù)為8～11位,，第四級(jí)計(jì)數(shù)器的位數(shù)為12～15位,，第五級(jí)計(jì)數(shù)器位數(shù)為16～19位。采用超高速集成電路硬件描述語(yǔ)言(VHDL)對(duì)流水線電路結(jié)構(gòu)的TDC模塊進(jìn)行設(shè)計(jì),，該模塊的RTL級(jí)電路圖如圖4所示,。

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    在采用VHDL完成變模控制器的設(shè)計(jì)之后,，再將兩個(gè)模塊連接起來(lái),，便可得到流水線自動(dòng)變模的電路如圖5所示。其輸入信號(hào)ue為相位誤差信號(hào),，輸出信號(hào)km是提供給數(shù)字濾波器中可逆計(jì)數(shù)器的可變模值,。

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2.2 流水線數(shù)字濾波器設(shè)計(jì)

    數(shù)字濾波器主要由8位可逆計(jì)數(shù)器構(gòu)成，對(duì)該可逆計(jì)數(shù)器采用2級(jí)流水線設(shè)計(jì),，第一級(jí)計(jì)數(shù)器的位數(shù)為0～3位,，第二級(jí)計(jì)數(shù)器為位數(shù)為4～7位。采用 VHDL對(duì)流水線電路結(jié)構(gòu)的數(shù)字濾波器進(jìn)行設(shè)計(jì),，該模塊的RTL級(jí)電路如圖6所示,。其輸入信號(hào)km為計(jì)數(shù)器的模值，輸出信號(hào)dec和inc信號(hào)分別為加扣脈沖控制電路的控制信號(hào),。

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    數(shù)字濾波器的仿真波形如圖7所示,，從圖中可以看出當(dāng)km的值分別取2，4,，8,，32時(shí)，相應(yīng)dec和inc信號(hào)出現(xiàn)的頻率是不同的,。這說(shuō)明該數(shù)字濾波器能夠根據(jù)模值km的大小,，自動(dòng)調(diào)節(jié)其輸出控制信號(hào)的頻率，進(jìn)而可實(shí)現(xiàn)對(duì)鎖相環(huán)工作過(guò)程的動(dòng)態(tài)調(diào)節(jié),。

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2.3 流水線分頻器設(shè)計(jì)

    該分頻器是由24位計(jì)數(shù)器構(gòu)成,，其分頻系數(shù)可調(diào)。對(duì)該計(jì)數(shù)器采用3級(jí)流水線設(shè)計(jì),，其中第一級(jí)計(jì)數(shù)器的位數(shù)為0～7位,，第二級(jí)計(jì)數(shù)器位數(shù)為8～15位，第三級(jí)計(jì)數(shù)器的位數(shù)為16～23位,。同樣,，采用 VHDL對(duì)流水線電路結(jié)構(gòu)的分頻器進(jìn)行設(shè)計(jì)，該模塊的RTL級(jí)電路圖如圖8所示,。

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3 鎖相系統(tǒng)的整體設(shè)計(jì)與仿真

    該鎖相系統(tǒng)的整體設(shè)計(jì)采用自頂而下的設(shè)計(jì)方法,，首先，用VHDL語(yǔ)言對(duì)各模塊進(jìn)行編程設(shè)計(jì),，在完成各模塊的設(shè)計(jì)之后,，再按照系統(tǒng)設(shè)計(jì)方案將各模塊連接起來(lái)構(gòu)成系統(tǒng)頂層電路，該系統(tǒng)電路如圖9所示,。其中jianxq為數(shù)字鑒相器,，zdjc為自動(dòng)變模電路，bknjs8為數(shù)字濾波器,，ID為加減脈沖控制電路,，divN8為N分頻器。Clk為時(shí)鐘信號(hào),，fin為輸入信號(hào),，km為可逆計(jì)數(shù)器的模值。

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    系統(tǒng)時(shí)鐘頻率取200 MHz,，輸入頻率為50 MHz時(shí),，對(duì)頂層電路進(jìn)行系統(tǒng)仿真，其結(jié)果如圖10所示,。

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    取同一系統(tǒng)時(shí)鐘頻率,，當(dāng)輸入頻率由50 MHz跳變?yōu)?5 MHz時(shí)，其仿真波形如圖11所示,。

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    從圖10可以看出,，在相位調(diào)節(jié)區(qū)間，鎖相環(huán)中可逆計(jì)數(shù)器的模值km 隨著相位誤差的不同而變化,，這樣可以加快其鎖定速度,；在相位鎖定區(qū)間,，則會(huì)自動(dòng)選擇本系統(tǒng)所設(shè)置的最大模值km，故可大大減小環(huán)路輸出信號(hào)相位的抖動(dòng),，提高了系統(tǒng)的穩(wěn)定性,。從圖11可以看出當(dāng)輸入頻率發(fā)生跳變時(shí)，鎖相環(huán)能夠在輸入信號(hào)頻率發(fā)生跳變后的第一個(gè)周期內(nèi)快速鎖定信號(hào)的頻率,，并迅速對(duì)相位誤差進(jìn)行調(diào)整,，大約經(jīng)過(guò)2.5 μs便可鎖定，且鎖定后同樣自動(dòng)選擇最大的km值,。由此可以看出該鎖相環(huán)能夠根據(jù)其不同的工作過(guò)程對(duì)系統(tǒng)參數(shù)進(jìn)行動(dòng)態(tài)調(diào)節(jié),，從根本上解決了提高鎖定速度與穩(wěn)定性之間的矛盾，提高了鎖相系統(tǒng)的整體性能,。

    取系統(tǒng)時(shí)鐘頻率為200 MHz,，輸入信號(hào)頻率為50 MHz時(shí)，分別對(duì)傳統(tǒng)鎖相環(huán)和流水線鎖相環(huán)進(jìn)行了系統(tǒng)仿真,，并對(duì)仿真結(jié)果進(jìn)行時(shí)序分析和功耗分析,。具體結(jié)果分析如表1所示。

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    從以上表格可以看出,，首先,，與傳統(tǒng)的鎖相環(huán)相比，流水線電路結(jié)構(gòu)鎖相環(huán)的系統(tǒng)延時(shí)減少了1.278 ns,。其次,，時(shí)鐘頻率為200 MHz時(shí)，其系統(tǒng)的總功耗比傳統(tǒng)的鎖相環(huán)減少了630 μW,。由此可見(jiàn),，具有流水線電路結(jié)構(gòu)的全數(shù)字鎖相環(huán)可以減少系統(tǒng)延時(shí)，提高系統(tǒng)的工作速度,，并可減少系統(tǒng)的總功耗,。

4 結(jié)論

    本文所提出的全數(shù)字鎖相環(huán)采用流水線技術(shù)優(yōu)化了系統(tǒng)的電路結(jié)構(gòu)，減少了系統(tǒng)延遲,，提高了系統(tǒng)的運(yùn)行速度,，降低了系統(tǒng)的總功耗。由于數(shù)字濾波器的參數(shù)可以動(dòng)態(tài)調(diào)整,，故既能提高鎖相速度,，又可增強(qiáng)系統(tǒng)的穩(wěn)定性，從而很好地解決了兩者之間所存在的矛盾,。

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作者信息:

田  帆，楊檬瑋,，單長(zhǎng)虹

（南華大學(xué) 電氣工程學(xué)院,，湖南 衡陽(yáng)421001）

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