0 引言

    隨著電子信息技術(shù)的飛速發(fā)展，數(shù)據(jù)采集系統(tǒng)愈來愈廣泛地應(yīng)用于工業(yè)控制,、測量,、通信和軍事等領(lǐng)域^[1-2]。怎樣在體積受限,、能耗受限,、干擾大的環(huán)境中設(shè)計一個擁有多通道、高精度,、海量數(shù)據(jù)采集能力的系統(tǒng),，仍具有一定的研究價值^[3-5]。本文以采集旋翼槳葉表面貼裝的多路靈敏氣壓傳感器信號為背景,，應(yīng)用場景簡化示意如圖1所示,。若將傳感器信號直接引到下端采集，因線長損耗和滑環(huán)的影響,，信號質(zhì)量受損嚴(yán)重,，為此提出了一種在旋翼中軸頂端設(shè)計一個前置采集裝置，工作時和槳葉一起旋轉(zhuǎn),，將待測信號直接在前端進行調(diào)理和采集的系統(tǒng),。因此要求該系統(tǒng)的體積小、重量低,、散熱好,、便于攜帶與安裝、結(jié)構(gòu)穩(wěn)固,，并能在高速旋轉(zhuǎn)環(huán)境中,，完成對多路待測信號的高精度采集。常見的高精度采集設(shè)備體積大,、價格昂貴且結(jié)構(gòu)復(fù)雜不便攜^[6-7],，難以應(yīng)用于上述環(huán)境。

    FPGA等邏輯可編程器件在數(shù)據(jù)采集領(lǐng)域中具有重要地位,，與單片機,、DSP和ASIC芯片相比，F(xiàn)PGA具有開發(fā)周期短,、風(fēng)險小,、升級空間大、可并發(fā)執(zhí)行和靈活可重構(gòu)等優(yōu)勢^[8],。針對上述問題,，本文以FPGA作為核心控制單元,，設(shè)計了一種便攜式多路高精度采集系統(tǒng)，包含兩級程控放大,、可選低通濾波,、多路AD采集、實時數(shù)據(jù)傳輸?shù)裙δ?，為采集領(lǐng)域中對體積,、能耗、采集精度,、抗干擾能力要求高的應(yīng)用場景提供了一種低成本,、易實現(xiàn)的解決方案。

1 系統(tǒng)總體設(shè)計

    本系統(tǒng)總體設(shè)計框圖如圖2所示,，以FPGA為核心控制單元,，包含電源管理模塊、信號處理模塊,、濾波選通模塊和ADC采集模塊,。FPGA核心控制模塊不僅完成對前端各個模塊的協(xié)調(diào)運行與邏輯控制，還采用SPI總線協(xié)議與主控板卡通信,，實現(xiàn)命令交互和多路采集數(shù)據(jù)的實時上傳,。

    系統(tǒng)工作時處于高速旋轉(zhuǎn)狀態(tài)，并通過滑環(huán)供電,，提供穩(wěn)定的供電網(wǎng)絡(luò)是本系統(tǒng)的設(shè)計重點^[9]。鑒于待測信號微弱,、靈敏且應(yīng)用環(huán)境干擾大,，設(shè)計信號調(diào)理模塊和濾波選通模塊，以提高待測信號的信噪比(Signal-Noise Ratio,，SNR),、無雜散動態(tài)范圍(Spurious-free Dynamic Range，SFDR),、共模抑制比(Common Mode Rejection Ratio,，CMRR)等性能指標(biāo)，是實現(xiàn)高精度采集的關(guān)鍵^[10],。通過ADC采集模塊實現(xiàn)多路并行采樣,，由FPGA控制模塊通過SPI總線實時上傳采集數(shù)據(jù)，交由主控板卡實現(xiàn)對多個采集卡系統(tǒng)的控制與數(shù)據(jù)存儲,，并組合數(shù)據(jù)發(fā)送至PC端,。最后通過上位機對數(shù)據(jù)進行分析、處理和顯示,。

2 系統(tǒng)硬件方案設(shè)計

2.1 電源管理模塊

    為實現(xiàn)穩(wěn)定的供電網(wǎng)絡(luò),，電源管理模塊設(shè)計中，數(shù)字電源選用高效率DC/DC電源芯片，模擬電源選用TI高精度低噪聲LDO TPS7A4700和TPS7A3301等芯片,，外部采用±15 V/10 A穩(wěn)壓電源提供電能,，為系統(tǒng)提供了±12 V、±5 V,、3.3 V和1.2 V的穩(wěn)定工作電壓,。同時為保證電源質(zhì)量，電路設(shè)計中將電源所有器件放置于PCB版同一層,，走線盡可能短,，使用低ESR(Equivalent Series Resistance)，高品質(zhì)的電感電容元件,。其中,，為FPGA提供電源的TPS75003芯片電路如圖3所示。

2.2 信號調(diào)理模塊

    氣壓傳感器信號靈敏且微弱,，為提升信號的采集精度和抗干擾能力,，設(shè)計選用高精度程控儀用放大器AD8250和AD8253，構(gòu)成兩級放大,，提供多種組合的增益放大倍數(shù)(1×1～10×100倍),，實現(xiàn)抑制噪聲、提高信噪比,、降低傳輸損耗的功能,。該放大器的主要特性如表1所示。

    經(jīng)過測試分析,，AD8250抑噪能力更強,，適合做前級放大；AD8253增益范圍廣,，作為二級放大,，性能最優(yōu)。因此本系統(tǒng)單路信號程控增益放大電路設(shè)計如圖4所示,，放大器級聯(lián),，并給出A0、A1和WR端口連接FPGA,，實現(xiàn)增益的程控配置,。

2.3 濾波選通模塊

    為提高信號的采樣質(zhì)量，設(shè)計二階有源巴特沃斯低通濾波器,，實現(xiàn)對高頻噪聲的濾除,。選用TI高性能OPA2227運算放大器，其溫度漂移為±0.1 μV/℃,，開環(huán)增益為134 dB,，共模抑制比為140 dB,，結(jié)合高精度7.5 kΩ,、133 kΩ電阻和620 pF,、62 pF電容,，實現(xiàn)截止頻率為25 kHz的低通濾波器，電路設(shè)計如圖5所示,。為實現(xiàn)濾波可選的功能,，采用ADG1634BCPZ選通芯片，并通過FPGA的控制實現(xiàn)通道選擇,。

2.4 ADC采集模塊

    為實現(xiàn)高速,、多路并行、高精度信號采集,，設(shè)計中選用Linear公司推出的逐次逼近型A/D芯片LTC2358-18,，該芯片是一款18位、低噪聲,、8通道同步采樣的ADC,，數(shù)據(jù)吞吐率達200 KS/s/通道，提供CMOS和LVDS兩種接口,。為保證AD轉(zhuǎn)換精度,，設(shè)計中選用2 ppm/℃、±0.025%高性能芯片LTC6655提供轉(zhuǎn)換參考,。同時,，電路設(shè)計全部采用X7R高品質(zhì)電容，并將AD芯片的供電與數(shù)字層供電隔離,。ADC采集電路設(shè)計如圖6所示,。

2.5 FPGA控制模塊

    為減小體積和能耗，選擇基于Xilinx公司Spartan-3AN系列的XC3S400AN-4FTG256I這款FPGA芯片,，其內(nèi)置Flash，自帶上電加載配置功能,，無需外部存儲電路,，且價格低，芯片尺寸17 mm×17 mm,，具有較豐富的內(nèi)部邏輯資源,，滿足本系統(tǒng)設(shè)計需求。為進一步縮減體積空間,，硬件電路設(shè)計將FPGA單獨布板,，將其余模塊設(shè)計到同樣大小的另一塊印制板中，并通過對插的形式連接整個采集系統(tǒng),，減小布線難度,，增大散熱面積,。

3 系統(tǒng)FPGA程序設(shè)計與實現(xiàn)

    FPGA程序設(shè)計采用集成開發(fā)套件ISE14.7和硬件描述語言(Verilog HDL)實現(xiàn)，利用在線邏輯分析軟件ChipScope驗證邏輯設(shè)計的正確性,。FPGA控制模塊頂層設(shè)計包括時鐘管理,、命令配置、AD采集控制和數(shù)據(jù)傳輸控制子模塊,。以下簡要介紹AD采集控制和數(shù)據(jù)傳輸控制子模塊的程序設(shè)計與實現(xiàn),。

3.1 AD采集控制

    設(shè)計采樣頻率為200 kHz，進行高速采樣,，此時8通道同步采集速度達到28.8 Mb/s(8×18 bit×200 kHz/s),，為了方便與FPGA進行通信，選擇COMS接口,，其時序如圖7所示,。在CMOS接口模式中，串行數(shù)據(jù)總線由串行時鐘輸入（SCKI）,、串行數(shù)據(jù)輸入（SDI）,、串行時鐘輸出（SCKO）和8個串行數(shù)據(jù)輸出（SDO0~SDO7）。FPGA與LTC2358在每個規(guī)定好的數(shù)據(jù)事務(wù)處理窗口期內(nèi)進行數(shù)據(jù)交互,。

    使用ChipScope對實際的采樣時序波形進行捕獲,，得到信號抓取結(jié)果如圖8所示。FPGA拉高CONVST信號以啟動采集轉(zhuǎn)換,，通過檢測BUSY信號下降沿判斷轉(zhuǎn)換是否完成,，在SDO端口獲取8個通道的采集數(shù)據(jù)。每個通道的數(shù)據(jù)采集量為3 B(即24 bit：高6 bit為自定義配置信息,，低18 bit為AD采樣值),，為減少ChipScope占用過多資源，圖中只顯示了通道4的采集數(shù)據(jù),，其值為“0x8D86FFh”,，對應(yīng)AD采樣值為“0x186FFh”，通過ADC傳遞函數(shù)計算得實際電壓值為+3.818 321 V,，驗證了AD采集控制的正確性,。

3.2 數(shù)據(jù)傳輸控制

    系統(tǒng)每采集完一次，需及時將采集數(shù)據(jù)上傳至主控板卡,。主控板卡完成命令下發(fā)與采集數(shù)據(jù)的接收,、存儲，并組合多個采集系統(tǒng)的數(shù)據(jù)回傳至上位機,。本系統(tǒng)與主控板卡之間的SPI總線通信信號說明如表2所示,。

    使用ChipScope捕獲系統(tǒng)傳輸采集數(shù)據(jù)時序波形如圖9所示，由圖結(jié)果可知,，在采樣間隔(CONVST上升沿間隔)期間,，系統(tǒng)通過SPI總線MISO[3:0]實時地將采集數(shù)據(jù)傳輸至主控板卡,。

4 系統(tǒng)測試及數(shù)據(jù)分析

    為測試系統(tǒng)的各項指標(biāo)，使用FLUKE公司的多功能校準(zhǔn)儀5522A作為高精度參考信號源,，其交流電壓測量范圍(10 mV~33 V)/(10 Hz~500 kHz),，最大允許誤差±(1.7×10^-4~1.3×10^-2)。上位機軟件基于LabVIEW開發(fā),，按照標(biāo)準(zhǔn)指標(biāo)測規(guī)范,，實現(xiàn)對采集數(shù)據(jù)的性能分析，軟件測試界面如圖10所示,。

    為分析系統(tǒng)在整個采集區(qū)間(-5 V~5 V)的性能,，以正弦信號為測試對象，設(shè)置4個擋位(其交流信號有效值V_RMS=3 182 mV,、63.64 mV,、31.82 mV、15.91 mV)和5個頻率擋位(f=50 Hz,、1 kHz,、10 kHz、15 kHz,、20 kHz),，并通過上位機命令配置相應(yīng)的增益(依次對應(yīng)G=1、50,、100,、200倍)進行放大，使進入AD芯片的電壓值接近最大采樣量程,，提高采樣轉(zhuǎn)換率,。

    采集系統(tǒng)在靜態(tài)時不同增益下的指標(biāo)對比曲線如圖11所示，其中圖11(a)~(c)依次表示幅度精度GA,、無雜散動態(tài)范圍SFDR,、共模抑制比CMRR與信號頻率f、增益倍數(shù)G之間的關(guān)系,。從圖中可知,，該系統(tǒng)對20 kHz范圍內(nèi)的交流信號均能達到很高的性能指標(biāo)，在增益G=200,、V_RMS=15.91 mV時,，各項指標(biāo)達到最低水平,，且總體指標(biāo)滿足：GA≤0.09%,、SFDR≥72 dBc、CMRR≥90 dB,。

    結(jié)合實際工作環(huán)境,，將采集系統(tǒng)和滑環(huán)一起旋轉(zhuǎn)(轉(zhuǎn)速1 024 r/m)進行測試,，圖12給出了最大增益(G=200，V_RMS=15.91 mV)下的GA和SFDR測試結(jié)果,。由圖結(jié)果可知,，采用滑環(huán)供電時，各項測試指標(biāo)均有所降低,；且滑環(huán)旋轉(zhuǎn)時會進一步影響指標(biāo),，但指標(biāo)下降較小，說明本系統(tǒng)設(shè)計具備一定的抗干擾能力,；系統(tǒng)在高速旋轉(zhuǎn)狀態(tài)下仍具有GA≤0.1%,、SFDR≥60 dBc的良好性能指標(biāo)。

5 結(jié)論

    本文設(shè)計并實現(xiàn)了一種便攜式多路高精度數(shù)據(jù)采集系統(tǒng),，該系統(tǒng)具備程控增益放大,、低通濾波等功能，能對多路交直流信號進行高速并行采集,。在高速旋轉(zhuǎn)等干擾較大的環(huán)境中,，仍具有幅度精度高于0.1%、SFDR大于60 dBc等良好的性能指標(biāo),。采用便攜化設(shè)計,，系統(tǒng)體積空間小、便于攜帶和安裝,，基于FPGA的模塊化設(shè)計,，可擴展性強，性能穩(wěn)定,，易于維護,，具有很好的應(yīng)用價值。

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作者信息:

王  威1，盧翔宇2,，張秋云1,，余恒松3

(1.西南科技大學(xué) 信息工程學(xué)院，四川 綿陽621000,；

2.中國空氣動力研究與發(fā)展中心 氣動噪聲控制重點實驗室,，四川 綿陽621000；

3.西南科技大學(xué) 國防科技學(xué)院,，四川 綿陽621000)