0 引言

    隨著集成電路,、移動(dòng)通信,、傳感器網(wǎng)絡(luò)等技術(shù)的快速發(fā)展，各種微型化,、智能化的傳感器作為連接物理世界和各種智能設(shè)備的橋梁,，受到了研究者越來越高的重視^[1-2]。模擬數(shù)字轉(zhuǎn)換器(ADC)起著連接模擬前端處理電路和數(shù)字信號(hào)處理電路的功能,，對(duì)實(shí)現(xiàn)各種自然界的信號(hào)高質(zhì)量,、無失真的采集和處理起著至關(guān)重要的作用^[3]。此外,，由于現(xiàn)在的智能傳感器對(duì)長(zhǎng)時(shí)間續(xù)航,、便攜式、可植入式等功能提出要求,，低功耗,、高精度的ADC成為研究的熱點(diǎn),。逐次逼近模數(shù)轉(zhuǎn)換器(SAR ADC)以其結(jié)構(gòu)簡(jiǎn)單、功耗低,、精度較高,、面積較小等優(yōu)點(diǎn)，在生物電信號(hào)采集,、壓力采集,、溫濕度監(jiān)控等傳感器設(shè)備中得到廣泛的應(yīng)用^[4]。

    本文設(shè)計(jì)了一種能較好地折衷功耗,、精度,、速度這三個(gè)相互矛盾的性能指標(biāo)的SAR ADC?；谝环N新型的電容開關(guān)切換算法,，同時(shí)采用分段式電容陣列、分時(shí)工作的比較器等措施盡可能地降低功耗,、提高精度,，取得了較優(yōu)異的性能。

1 電容陣列的開關(guān)切換算法

    SAR ADC的基本結(jié)構(gòu)由數(shù)模轉(zhuǎn)換器(DAC),、比較器,、SAR邏輯控制電路、采樣保持電路構(gòu)成,，其原理是基于二進(jìn)制搜索算法進(jìn)行模數(shù)轉(zhuǎn)換,。DAC有多種類型，應(yīng)用最廣泛的是電容式DAC,。

    電容式SAR ADC在進(jìn)行模數(shù)轉(zhuǎn)換時(shí),，電容陣列的開關(guān)切換策略決定了電路的復(fù)雜度、電容陣列的面積,、比較器的比較精度、數(shù)據(jù)轉(zhuǎn)換所需的動(dòng)態(tài)功耗等,。本文通過比較傳統(tǒng)的電容開關(guān)切換算法^[5]和本文采用的一種新型的電容開關(guān)切換算法,，說明本文采用算法的詳細(xì)控制策略以及優(yōu)點(diǎn)。

1.1 傳統(tǒng)的DAC電容開關(guān)切換算法

    傳統(tǒng)的N位電容式DAC結(jié)構(gòu)圖如圖1所示,，DAC由單位電容個(gè)數(shù)按二進(jìn)制遞增的電容陣列構(gòu)成,。采用下極板采樣，下極板通過開關(guān)連接至三個(gè)電平以進(jìn)行切換,，分別是輸入信號(hào),、高電平參考電壓V_ref、低電平地電壓GND,。

    傳統(tǒng)的DAC電容開關(guān)切換算法采用先置位后判斷的方式,。首先進(jìn)行信號(hào)采樣，將差分DAC電容陣列的上極板均連接至共模電壓V_cm，正負(fù)端電容陣列的下極板分別接正負(fù)端輸入信號(hào)V_inp和V_inn,。采樣完成后,，斷開電容陣列的上極板開關(guān)，將正端DAC的所有電容下極板切換至地電壓GND,，負(fù)端DAC的電容下極板切換至正參考電壓V_ref,，然后開始從高位到低位進(jìn)行模數(shù)轉(zhuǎn)換過程。以最高位(MSB)為例,，先預(yù)置位為1,，將MSB的正端電容下極板電平由GND切換至V_ref，負(fù)端電容下極板電平由V_ref切換至GND,。比較DAC正端輸出電壓V_DACP和負(fù)端電壓V_DACN的大小,，如果V_DACP＞V_DACN，表明預(yù)置位1正確,，該位輸出為1,，MSB的電容連接方式不變；否則V_DACP＜V_DACN,，表明該位預(yù)置1錯(cuò)誤,，MSB的電容電平向相反方向切換，該位輸出為0,。以此類推,，直到比較得出N位的轉(zhuǎn)換結(jié)果。傳統(tǒng)的DAC電容開關(guān)切換算法的缺點(diǎn)是電容面積大,、動(dòng)態(tài)功耗較高,、邏輯控制較復(fù)雜。

1.2 一種新型的DAC電容開關(guān)切換算法

    本文采用一種新型的電容開關(guān)切換算法,，該算法是在基于共模電平(V_cm-based)電容開關(guān)切換算法^[6]的基礎(chǔ)上發(fā)展而來,，其DAC結(jié)構(gòu)如圖2所示。將V_cm-based電容式DAC中每位對(duì)應(yīng)的電容分為大小相等的兩個(gè),，如最高位的電容值2^N-1C₀被分成兩個(gè)2^N-2C₀并聯(lián),，最低位C₀被分為兩個(gè)C₀/2并聯(lián)。該算法采用上極板采樣,，在初始狀態(tài)時(shí),，正端電容Cpa_i(i=0～N-1)的下極板連接至GND，正端電容Cpbi(i=0～N-1)的下極板連接至Vref,；負(fù)端電容Cnai(i=0～N-1)的下極板連接至V_ref,，負(fù)端電容Cnb_i(i=0～N-1)的下極板連接至GND。這樣,，正負(fù)端電容陣列的一半連接至GND,，一半連接至V_ref,，等效為所有的電容下極板都連接至共模電平V_cm(取V_cm=V_ref/2)。因此,，該算法的電容開關(guān)切換電平只有GND和V_ref,，省去了V_cm產(chǎn)生電路及緩沖器電路。極大地簡(jiǎn)化了電路,，降低了功耗,，且仍能保持DAC輸出差分信號(hào)共模電平的恒定。

    此新型的電容開關(guān)切換算法的工作流程為：首先進(jìn)行采樣,，正負(fù)端電容陣列的上極板分別接正負(fù)端輸入信號(hào)V_inp和V_inn,，電容的下極板按初始狀態(tài)連接。直接比較DAC正負(fù)端的采樣電壓,，就可以得到MSB的結(jié)果,。如果MSB=1，則次高位的C_pa電容下極板電平保持為GND,，C_pb電容下極板電平由V_ref切換至GND,；次高位的C_na電容下極板電平保持為V_ref，C_nb電容的下極板電平由GND切換至V_ref,。如果MSB=0,，則電容電平切換方向和MSB=1時(shí)相反。在開關(guān)電平切換完成后,，通過比較器即可得到次高位的結(jié)果,。以此類推，由高到低逐次得出N位的轉(zhuǎn)換結(jié)果,。

    對(duì)于12位的SAR ADC,，以N=12為例給出了不同電容開關(guān)切換算法下，差分二進(jìn)制加權(quán)電容陣列DAC所需的單位電容個(gè)數(shù),、參考電壓類型,、平均功耗等情況如表1所示?？梢?，本文采用的開關(guān)切換算法所需的電容面積、平均功耗比傳統(tǒng)算法大幅減少,。且參考電壓沒有V_cm，節(jié)省了V_cm產(chǎn)生電路和緩沖電路的功耗,。

2 SAR ADC的電路設(shè)計(jì)

2.1 SAR ADC的整體結(jié)構(gòu)

    本文設(shè)計(jì)的SAR ADC的整體結(jié)構(gòu)如圖3所示,。電路主要包含四個(gè)部分，即12位的全差分開關(guān)電容式DAC,、采樣電路,、分時(shí)工作的比較器,、逐次逼近(SAR)邏輯控制和寄存器電路。

    開關(guān)電容DAC有兩個(gè)主要功能：一是和采樣開關(guān)配合起來,，進(jìn)行輸入信號(hào)的采樣,；二是在逐次逼近(SAR)邏輯控制下由高位到低位進(jìn)行電容陣列的開關(guān)切換，實(shí)現(xiàn)二進(jìn)制搜索算法,。采樣開關(guān)采用自舉(bootstrap)開關(guān)的結(jié)構(gòu),，盡可能地降低采樣的非線性誤差^[4]。分時(shí)工作比較器起著比較差分DAC正負(fù)端輸出電壓的作用,，將比較的高低電平結(jié)果輸入SAR邏輯控制電路,。在本設(shè)計(jì)中，全差分動(dòng)態(tài)比較器COMP1和靜態(tài)預(yù)放大比較器COMP2進(jìn)行分時(shí)工作,，COMP1比較前8 bit的DAC輸出電壓,，COMP2比較后4 bit的DAC輸出電壓。兩路比較器分別被時(shí)鐘信號(hào)CLK_COMP1和CLK_COMP2控制,，兩路比較器的輸出進(jìn)行或運(yùn)算得到整體的比較結(jié)果,。SAR邏輯控制電路產(chǎn)生逐次逼近的邏輯時(shí)序，對(duì)每一位的比較輸出結(jié)果進(jìn)行運(yùn)算,，產(chǎn)生開關(guān)切換的控制信號(hào)以控制DAC開關(guān)電容陣列中開關(guān)的切換方向,。

2.2 DAC電容陣列設(shè)計(jì)

    本設(shè)計(jì)的DAC電容陣列如圖3中電路所示，采用全差分的上極板采樣的分段式電容陣列結(jié)構(gòu),。最高位直接進(jìn)行比較,，沒有電容開關(guān)的切換。故采用7+4的分段結(jié)構(gòu),，高位電容陣列為7位,，低位為4位。末尾為冗余位,，不進(jìn)行開關(guān)切換,，起著增加轉(zhuǎn)換精度的作用。電容陣列中所有的電容都是由單位電容C₀構(gòu)成,，橋接電容的值為C₀,。電路中最小的電容為兩個(gè)單位電容串聯(lián)即C₀/2，這種方法的優(yōu)點(diǎn)是在不大幅增加電容面積的前提下保證轉(zhuǎn)換精度,。

    電容陣列中每一位的電容被分為兩個(gè)相等的部分并聯(lián),，在初始狀態(tài)一個(gè)下極板接V_ref，一個(gè)接GND,。如MSB正端電容陣列C_p11被分為C_pa11和C_pb11,，電容值均為32C₀；初始時(shí)C_pa11下極板接GND,，C_pb11下極板接V_ref,。MSB負(fù)端的電容陣列C_n11被分為C_na11和C_nb11,，同樣為32C₀；初始時(shí)C_na11下極板接V_ref,，C_nb11下極板接GND,。這種方法可以確保在開關(guān)電容總面積不變，且電容切換的電平?jīng)]有額外增加一個(gè)V_cm時(shí),，仍能使DAC輸出的差分電壓信號(hào)的共模電平保持為定值,，從而使比較器的輸入信號(hào)共模電平恒定，比較精度不會(huì)降低,。

    在SAR ADC轉(zhuǎn)換過程中,，首先進(jìn)行信號(hào)采樣，自舉采樣開關(guān)S_in閉合,。正負(fù)端電容陣列的上極板分別連接至正負(fù)輸入信號(hào)V_inp和V_inn,，正負(fù)端DAC電容陣列的采樣電荷分別為：

    在設(shè)計(jì)的12位SAR ADC轉(zhuǎn)換時(shí)，在進(jìn)行第i步開關(guān)切換時(shí),，差分DAC輸出的正負(fù)端電壓分別為：

其中,，M_i為比較器從高位到低位第i次比較后正端輸出的結(jié)果。例如,，M₁即V_inp和V_inn直接經(jīng)過比較器比較后正端的結(jié)果,，也是MSB的轉(zhuǎn)換數(shù)據(jù)。

    可以看出,，差分DAC輸出電壓信號(hào)的共模電平為固定值,，其值恒為：

    差分DAC輸出電壓共模電平的恒定，確保了比較器工作時(shí)靜態(tài)工作點(diǎn)的穩(wěn)定,，提高了比較器的精度,。

2.3 分時(shí)工作比較器設(shè)計(jì)

    比較器在SAR ADC中起著比較差分DAC的輸出電壓，進(jìn)而得到該位的轉(zhuǎn)換結(jié)果,，并決定下一位電容陣列開關(guān)切換方向的重要作用,。比較器的比較精度、比較速率和功耗對(duì)SAR ADC的綜合性能有著決定性的影響^[7],。

    在本設(shè)計(jì)中,，為了兼顧高比較精度和低功耗的要求，設(shè)計(jì)了一種分時(shí)工作的比較器,。其中,，在前8 bit的比較中，采用雙尾電流全動(dòng)態(tài)比較器,，其特點(diǎn)是只消耗動(dòng)態(tài)功耗,，功耗較低，比較速度較快，但精度較差,。在后4 bit的比較中，采用靜態(tài)預(yù)放大器和鎖存比較器級(jí)聯(lián)的結(jié)構(gòu),，其特點(diǎn)是可以對(duì)DAC輸出的電壓差進(jìn)行一定的靜態(tài)預(yù)放大,，提高比較精度，但功耗較高,、速度較慢,。兩路比較器的輸出進(jìn)行或邏輯運(yùn)算，最終輸出整體的比較結(jié)果,。

2.3.1 全動(dòng)態(tài)比較器設(shè)計(jì)

    設(shè)計(jì)的全動(dòng)態(tài)比較器采用雙尾電流式的結(jié)構(gòu),，如圖4所示。尾電流源均由時(shí)鐘信號(hào)控制,，任意時(shí)刻電路沒有靜態(tài)電流,，功耗非常小，比較速度非常高,。比較器為兩級(jí)電路,，第一級(jí)為全差分動(dòng)態(tài)預(yù)放大器，第二級(jí)為帶尾電流源的動(dòng)態(tài)鎖存比較器,。其工作原理是,，利用輸入電壓的差異，造成第一級(jí)比較器輸出節(jié)點(diǎn)V_OP1,、V_ON1的充放電快慢的差異,，形成V_OP1和V_ON1電壓變化的差異。將第一級(jí)的輸出傳遞給鎖存比較器的輸入端,，通過首尾相連的反相器結(jié)構(gòu)將輸入的差值迅速放大,，快速將第二級(jí)比較器的輸出V_OP、V_ON的一端拉高,，另一端拉低,。

2.3.2 靜態(tài)預(yù)放大比較器設(shè)計(jì)

    在后4 bit的比較中，采用靜態(tài)預(yù)放大比較器,，其原理圖如圖5所示,。第一級(jí)為靜態(tài)預(yù)放大器，M₁,、M₂為PMOS管差分輸入,，主要是為了降低噪聲、增大采樣電壓的輸入范圍,。M₄,、M₅柵極交叉耦合連接，引入弱正反饋,，可以增大預(yù)放大器的增益和帶寬,，提高比較器的精度和速度,。AMP_EN是控制電路是否工作的使能信號(hào)。

    第二級(jí)電路為動(dòng)態(tài)鎖存比較器,，有兩個(gè)工作模式,，其特點(diǎn)是響應(yīng)速度快，動(dòng)態(tài)功耗較低,。CLK為控制鎖存比較器工作的時(shí)鐘信號(hào),，CLKN為其反相時(shí)鐘。當(dāng)CLK端有時(shí)鐘輸入且為低電平時(shí),，動(dòng)態(tài)鎖存比較器工作在復(fù)位模式,，正負(fù)端輸出均為低電平。當(dāng)CLK時(shí)鐘為高電平時(shí),，動(dòng)態(tài)鎖存比較器工作在比較模式,，M₁₇、M₁₈,、M₂₁和M₂₂構(gòu)成了首尾連接的反相放大器結(jié)構(gòu),，形成了正反饋，可以迅速將比較器正負(fù)輸出端的電壓拉開,，實(shí)現(xiàn)對(duì)微小差異的輸入電壓的比較,。

2.4 SAR邏輯控制時(shí)序

    逐次逼近(SAR)邏輯控制電路由D觸發(fā)器和邏輯門實(shí)現(xiàn)，其邏輯時(shí)序如圖6所示,。

    在SAR邏輯控制時(shí)序圖中,，CLK和CLKS為外部輸入的信號(hào)。其中CLK為時(shí)鐘信號(hào),，CLKS為采樣控制信號(hào),，CLKS信號(hào)的頻率即為SAR ADC的采樣頻率。Sampling為輸入信號(hào)的采樣信號(hào),，控制自舉開關(guān)對(duì)輸入信號(hào)進(jìn)行采樣,。采樣完成后，CLK_i(i=11～0) 每隔一個(gè)時(shí)鐘周期逐次由低電平向高電平變化,，控制電容開關(guān)由高位到低位逐次進(jìn)行電平切換,，完成逐次逼近功能。CLK_COMP1為全差分動(dòng)態(tài)比較器的時(shí)鐘信號(hào),，控制全差分動(dòng)態(tài)比較器工作,，比較輸出前8 bit數(shù)據(jù)；當(dāng)其恒為低電平時(shí),，全差分動(dòng)態(tài)比較器停止工作,，正負(fù)輸出端全為低電平。CLK_COMP2為靜態(tài)預(yù)放大比較器的動(dòng)態(tài)鎖存器的時(shí)鐘信號(hào)，當(dāng)有時(shí)鐘輸入時(shí),，比較器正常工作,；當(dāng)其恒為低電平時(shí)，鎖存比較器輸出低電平,，停止工作,。ADC_OUT為比較器依次比較后輸出的各位轉(zhuǎn)換結(jié)果，AMP_EN為靜態(tài)預(yù)放大器的使能信號(hào),。當(dāng)AMP_EN為低電平時(shí)，靜態(tài)預(yù)放大器工作,，配合鎖存比較器完成后4 bit的比較,，其余時(shí)間停止工作，極大地節(jié)省了功耗,。

3 SAR ADC仿真驗(yàn)證

    本設(shè)計(jì)的SAR ADC采用TSMC 0.18 μm CMOS工藝實(shí)現(xiàn),，利用HSPICE軟件對(duì)電路的各項(xiàng)性能進(jìn)行仿真。仿真時(shí)的電源電壓和V_ref電平為1.8 V,，SAR ADC的采樣率為200 kS/s,。

    輸入頻率為10 kHz、振幅為1.8 V的正弦波差分信號(hào)時(shí),，采樣1 024個(gè)點(diǎn),，對(duì)轉(zhuǎn)換的數(shù)據(jù)進(jìn)行快速傅里葉變換(FFT)頻譜分析，可得頻譜曲線如圖7所示,。結(jié)果顯示,，無雜散動(dòng)態(tài)范圍(SFDR)為76.91 dB，總諧波失真(THD)為-73.56 dB,，信號(hào)噪聲失真比(SNDR)為70.94 dB,，有效位數(shù)(ENOB)為11.49 bit。

    在采樣率為200 kS/s,，輸入信號(hào)頻率變化時(shí),，SFDR和SNDR隨輸入頻率變化的動(dòng)態(tài)曲線如圖8所示?？梢钥闯?，當(dāng)輸入頻率在1 kHz～95 kHz范圍內(nèi)變化時(shí)，SFDR的范圍是69.85～80.88 dB,，SNDR的范圍是67.25～71.29 dB,。

    本設(shè)計(jì)的SAR ADC的性能參數(shù)如表2所示，并和已發(fā)表的SAR ADC性能進(jìn)行比較,?？梢姡捎诒疚牟捎玫亩喾N降低功耗和提高精度的設(shè)計(jì)，SAR ADC的FoM值較低,，具有一定的性能優(yōu)勢(shì),。

4 結(jié)論

    本文設(shè)計(jì)了一種新型的12位SAR ADC，采用新型的電容開關(guān)切換算法,，不需要額外的共模參考電壓,，仍能確保開關(guān)電容DAC的差分輸出信號(hào)的共模電平穩(wěn)定，保證了轉(zhuǎn)換的精度,。DAC電容陣列采用7+4的分段式電容陣列結(jié)構(gòu),，極大地減小了面積、節(jié)省了功耗,。比較器采用全差分動(dòng)態(tài)比較器和靜態(tài)預(yù)放大比較器分時(shí)工作的技術(shù),，綜合考慮了比較精度和功耗的要求。仿真結(jié)果表明,，SAR ADC在200 kS/s采樣率下,，ENOB為11.49位，F(xiàn)oM為38.2 fJ/(conv·step),，取得了良好的性能,。

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作者信息:

孫  帆，黃海波,，盧  軍,，陳宇峰

(湖北汽車工業(yè)學(xué)院 電氣與信息工程學(xué)院，湖北 十堰442002)