0 引言

    模擬乘法器是模擬信號(hào)處理系統(tǒng)的重要組成部分,，在自動(dòng)增益控制,、鎖相環(huán)、調(diào)制,、解調(diào),、相位檢查、頻率變換,、信號(hào)平方開方,、神經(jīng)網(wǎng)絡(luò)和模糊積分系統(tǒng)等方面有著廣泛應(yīng)用^[1-3]。實(shí)現(xiàn)模擬乘法運(yùn)算有多種方法,，一般有霍爾效應(yīng)法,、磁阻乘法器、脈沖高/寬調(diào)制,、1/4平方差法,、三角波平均法、對(duì)數(shù)與反對(duì)數(shù)法,、可變跨導(dǎo)法,、開關(guān)電容法、電流模法和CMOS電流平方法等^[4-6],。全部采用MOS器件構(gòu)成的模擬乘法電路易于和其他電路實(shí)現(xiàn)單片集成,，增加芯片集成度；隨著芯片集成度的提高,，信號(hào)之間的串?dāng)_增加,，導(dǎo)致芯片失效，對(duì)芯片進(jìn)行抗噪設(shè)計(jì)非常重要,；線性度反映器件的抗干擾能力和容納噪聲能力,，在信號(hào)完整性領(lǐng)域具有重要意義^[7]。

    隨著CMOS特征工藝不斷縮小,，為保證MOS管工作在飽和區(qū),，必須限制信號(hào)的線性輸入范圍，傳統(tǒng)的CMOS Gilbert乘法單元電路難以實(shí)現(xiàn)較寬的輸入范圍，抗噪聲能力十分有限^[8-9],，為解決CMOS Gilbert乘法單元的這些缺陷,，就必須加入信號(hào)衰減電路對(duì)其進(jìn)行優(yōu)化^[10-11]。本文基于TSMC 0.18 μm工藝設(shè)計(jì)了一種高線性度CMOS模擬乘法器,，通過優(yōu)化電路和器件結(jié)構(gòu),，在HSPICE環(huán)境下對(duì)CMOS模擬乘法器的直流、交流,、倍頻,、噪聲及溫度等特性進(jìn)行仿真和優(yōu)化，分析了各項(xiàng)關(guān)鍵性能參數(shù)并與參考文獻(xiàn)進(jìn)行了比較,。

1 模擬乘法器電路結(jié)構(gòu)設(shè)計(jì)

    本文采用有源衰減器來提高CMOS模擬乘法器的信號(hào)處理能力,，對(duì)輸入信號(hào)進(jìn)行衰減，并使用源跟隨器對(duì)信號(hào)的電位進(jìn)行平移,，通過對(duì)信號(hào)的預(yù)處理來提高乘法器的性能。電路主要由有源衰減器,、CMOS Gilbert乘法單元和偏置電路三部分組成,。有源衰減器對(duì)輸入信號(hào)進(jìn)行衰減及電位平移，CMOS Gilbert乘法單元對(duì)預(yù)處理后的信號(hào)進(jìn)行乘法運(yùn)算,，偏置電路為電流源提供偏置電壓,。

1.1 CMOS Gilbert乘法單元

    CMOS Gilbert乘法單元的電路拓?fù)浣Y(jié)構(gòu)如圖1所示。其中M7,、M11和M12為NMOS電流源,，V_b為電流源M7的偏置電壓，M1~M6構(gòu)成MOS型Gilbert六管乘法單元^[4],。V_x1,、V_x2、V_y1和V_y2為輸入信號(hào)端,，V_o1和V_o2為輸出信號(hào)端,。設(shè)K=0.5μ_nC_OX，W/L=1,，K₁=K₂=K₃=K₄=K₅=K₆=_K,。經(jīng)推導(dǎo)得到：

其中，I₁～I(xiàn)₄,、I₁₁和I₁₂分別為M1,、M2、M3,、M4,、M11和M12的源漏電流，I_SS為M5和M6的源漏電流，U_X=V_x1-V_x2,，U_Y=V_y1-V_y2,。

    從式(2)所給的近似條件中可以看出，在很小的情況下,，CMOS Gilbert乘法單元實(shí)現(xiàn)了乘法運(yùn)算,。為滿足這一近似條件，在CMOS Gilbert乘法單元的兩個(gè)輸入端X和Y各加入一對(duì)有源衰減器,。

1.2 有源衰減器

    X信號(hào)的有源衰減器電路拓?fù)浣Y(jié)構(gòu)如圖2所示,。電路為對(duì)稱結(jié)構(gòu)，分別處理兩個(gè)輸入端的X信號(hào),。以左半邊電路為例,，P管M13工作在線性區(qū)，P管M17工作在飽和區(qū),，構(gòu)成有源衰減器^[7],。N管M25工作在飽和區(qū)，作為源跟隨器,。M21為電流源,，與M25構(gòu)成電位平移電路。V_x3和V_x4為輸入信號(hào)端,，V_x1和V_x3為輸出信號(hào)端,。記M25的柵電壓為V₁，設(shè)V_TH13=V_TH17=V_TH,，V₁與輸入電壓的關(guān)系為：

    可見,，適當(dāng)調(diào)節(jié)M13和M17的溝道寬度和溝道長(zhǎng)度即可獲得合適的衰減系數(shù)。Y信號(hào)有源衰減器的原理與X信號(hào)有源衰減器的原理相同,。

1.3 偏置電路

    偏置電路拓?fù)浣Y(jié)構(gòu)如圖3所示,，由三個(gè)漏柵短接的NMOS串聯(lián)組成，通過調(diào)節(jié)M8~M10的寬長(zhǎng)比來確定偏置電壓,，其中V_b為輸出電壓端,。

1.4 整體電路及參數(shù)

    CMOS模擬乘法器整體電路結(jié)構(gòu)及參數(shù)如圖4和表1所示。該電路主要由CMOS Gilbert乘法單元電路,、有源衰減器電路,、偏置電路等幾個(gè)模塊構(gòu)成。

    在圖4中,，從左到右依次為偏置電路,、X信號(hào)有源衰減器、CMOS Gilbert乘法單元和Y信號(hào)有源衰減器,?；赥SMC 0.18 μm工藝,，通過優(yōu)化，模擬乘法器整體電路中各MOS管寬長(zhǎng)比如表1所示,。

2 模擬乘法器電路仿真結(jié)果

    基于TSMC 0.18 μm工藝,，采用工藝庫(kù)中的3.3 V器件，經(jīng)仿真各優(yōu)化后的MOS管耐壓情況符合工藝要求,。在HSPICE環(huán)境下對(duì)乘法器的直流傳輸特性,、交流特性、倍頻特性以及溫度特性進(jìn)行仿真,。

2.1 直流傳輸特性

    當(dāng)V_x4=0 V,，V_y3=0 V時(shí)，使V_x3分別從0.6 V至-0.6 V以步長(zhǎng)0.2 V進(jìn)行直流傳輸特性掃描,，當(dāng)從-0.6 V至0.6 V以步長(zhǎng)0.2 V增加,，得到X端直流傳輸特性如圖5所示，其中V_out=V_o1=V_o2,。

    取電壓范圍最大的兩條直線用最小二乘法擬合得到直線方程：y₁=-0.041 49x1+0.000 15,，最大非線性誤差為3.84%；y₂=0.002 5x₂+0.000 01,，最大非線性誤差為3.81%,。

    輸入范圍為±0.9 V時(shí)，X端直流傳輸特性如圖6所示,?？删€性擬合為：y₁=-0.005 87x₁+0.000 44,，最大非線性誤差為5.52%,；y₂=0.005 7x₂+0.000 05，最大非線性誤差為5.72%,。

2.2 交流傳輸特性

    當(dāng)V_x4=-0.6 V,，V_y3=-0.6 V，V_y4=0.6 V時(shí),，在V_x3輸入直流偏壓為0.6 V,、幅值為0.2 V的交流信號(hào)，頻率從0.5 GHz到100 kHz以每10 Hz為單位衰減,，得到X端交流傳輸特性如圖7所示,，可得出乘法器-3 dB帶寬為181 MHz。

2.3 倍頻特性

    在Vx3端輸入頻率為500 kHz的正弦信號(hào),，在V_x4輸入與V_x3頻率幅度相同,、相位相反的正弦信號(hào)，令V_x=V_x3-V_x4,。同理,，在V_y3端輸入頻率為500 kHz的正弦信號(hào),，在V_y4輸入與V_y3頻率幅度相同、相位相反的正弦信號(hào),，令V_y=V_y3-V_y4,。可得到輸出的仿真結(jié)果如圖8所示,，可以看出輸出信號(hào)的頻率是輸入信號(hào)的兩倍,，即模擬乘法器實(shí)現(xiàn)了原輸入信號(hào)的倍頻。

    在V_x端輸入頻率為20 kHz,、幅值為0.2 V的正弦信號(hào),，在V_y端輸入頻率為500 kHz、幅值為0.2 V的正弦信號(hào),。得到該模擬乘法器的雙邊帶調(diào)幅仿真結(jié)果如圖9所示,。

2.4 溫度特性

    不同溫度下的輸出響應(yīng)如圖10和圖11所示。從圖10可見,，隨著溫度的升高,，輸出幅度會(huì)減小。在圖11中,，以27 ℃曲線中0 dB為參考點(diǎn),，當(dāng)溫度為-46 ℃時(shí)，輸入信號(hào)為134 MHz時(shí)的輸出誤差為3.04 dB,；當(dāng)溫度為100 ℃時(shí),，輸入信號(hào)為134 MHz時(shí)的輸出誤差為-3.19 dB。

2.5 噪聲分析

    模擬乘法器的噪聲仿真曲線如圖12所示,?？梢钥闯觯陬l率為100 kHz時(shí),，等效輸入噪聲為287 nV/,，等效輸出噪聲為9.83 nV/。

2.6 模擬乘法器版圖的優(yōu)化設(shè)計(jì)

    基于TSMC 0.18 μm工藝,，使用Cadence Virtuoso軟件對(duì)該模擬乘法器的版圖進(jìn)行了優(yōu)化設(shè)計(jì),，版圖面積為(215×268)?滋m2，如圖13所示,。與文獻(xiàn)[7]中所設(shè)計(jì)的版圖相比,，本文差分對(duì)管采用了共質(zhì)心技術(shù)，并對(duì)大尺寸晶體管進(jìn)行了拆分處理,，有效提高了版圖性能,，本文采用Si基CMOS工藝有利于與芯片其他Si基集成電路模塊的系統(tǒng)集成，提高整個(gè)芯片的集成度,。

3 模擬乘法器線性度分析與比較

3.1 模擬乘法器線性度與輸出幅度的關(guān)系

    在輸入信號(hào)幅度固定為±0.6 V時(shí),，通過優(yōu)化有源衰減器MOS管的寬長(zhǎng)比來控制乘法器的輸出幅度,，研究其線性度和輸出幅度的關(guān)系，如表2所示,。由于乘法器性能取決于MOS晶體管的I-V特性,，隨著輸出幅度減小，乘法器最大非線性誤差也隨之減小,，但若輸出幅度太小,，信號(hào)便難于檢測(cè)。乘法器輸出幅度與線性度應(yīng)折中考慮,，根據(jù)實(shí)際應(yīng)用需求優(yōu)化器件參數(shù),。

3.2 與參考文獻(xiàn)的線性度等參數(shù)的比較

    在參考文獻(xiàn)中，線性度用非線性誤差這一指標(biāo)來衡量,，是反映乘法器性能的主要指標(biāo)之一,，本文乘法器與參考文獻(xiàn)中的乘法器比較如表3所示。

    通過綜合比較模擬乘法器主要參數(shù),，如電源電壓,、輸入電壓范圍、非線性誤差,、-3 dB帶寬和特征工藝等,，可見，和文獻(xiàn)相比,，本文采用的特征工藝和電源電壓均符合當(dāng)前集成電路發(fā)展趨勢(shì),，本文乘法器在輸入范圍更寬的情況下（±0.6 V），非線性誤差減小到3.84%,，這表明本文乘法器的線性度明顯優(yōu)于現(xiàn)有文獻(xiàn),。

4 結(jié)論

    本文采用CMOS器件，通過優(yōu)化電路結(jié)構(gòu)和器件參數(shù),，設(shè)計(jì)了一種高線性度CMOS模擬乘法器,。采用有源衰減器對(duì)輸入信號(hào)進(jìn)行預(yù)處理,，將預(yù)處理之后的信號(hào)送至CMOS Gilbert乘法單元進(jìn)行運(yùn)算,。與參考文獻(xiàn)中的幾款典型乘法器對(duì)比表明，本文通過優(yōu)化設(shè)計(jì)電路結(jié)構(gòu)和器件參數(shù)的集成電路設(shè)計(jì)方法^[12],，得到的乘法器具有輸入范圍更寬,、非線性誤差更小等優(yōu)點(diǎn)，線性度明顯提高,，因此,，本文模擬乘法器的抗噪聲能力更強(qiáng)，將在信號(hào)完整性等領(lǐng)域有著重要應(yīng)用,。

參考文獻(xiàn)

[1] 張桂英,，戴宇杰,，張小興，等.一種結(jié)構(gòu)簡(jiǎn)單的低壓,、低功耗CMOS 4象限模擬乘法器設(shè)計(jì)[J].南開大學(xué)學(xué)報(bào)(自然科學(xué)版),，2012，45(4)：63-66.

[2] PATEL D,，AMIN G.Wideband and low power CMOS analog multiplier in deep submicron technology[J].International Journal of Engineering Sciences & Research Technology,，2014，3(2)：909-913.

[3] 王春悅,，梁瀟,，石文孝.基于改進(jìn)的電流傳送器的模擬乘法器設(shè)計(jì)[J].吉林大學(xué)學(xué)報(bào)(信息科學(xué)版)，2017,，35(3)：229-234.

[4] HONG B,，HAJIMIRI A.Analysis of a balanced analog multiplier for an arbitrary number of signed inputs[J].International Journal of Circuit Theory and Applications，2016,，45(4)：483-501.

[5] JAFARI H,，ABBASI Z，AZHARI S J.An offset-free high linear low power high speed four-quadrant MTL multiplier[J].Italian Journal of Science & Engineering,，2017,，1(3)：129-134.

[6] 王永杰，郭強(qiáng).基于電流模電路的CMOS模擬乘法器設(shè)計(jì)[J].科學(xué)技術(shù)與工程,，2012,，12 (34)：9355-9357.

[7] Chen Chunhong，Li Zheng.A low-power CMOS analog multiplier[J].IEEE Transactions on Circuits and Systems II-Express Briefs,，2006,，53(2)：100-104.

[8] 吳湘鋒，李志軍,，張黎黎.高精度電流模式四象限乘法器的設(shè)計(jì)與應(yīng)用[J].微電子學(xué),，2015，45(4)：488-491.

[9] CRUZ-ALEJO J,，OLIVA-MORENO L N.Low voltage FGMOS four quadrants analog multiplier[J].Advanced Materials Research,，2014，918(2014)：313-318.

[10] 陸曉俊,，李富華.一種低壓高線性CMOS模擬乘法器設(shè)計(jì)[J].現(xiàn)代電子技術(shù),，2011，34(2)：139-144.

[11] 李志軍,，曾以成.多功能AB類四象限模擬乘法器[J].電子學(xué)報(bào),，2011，39（11）：2697-2700.

[12] 王鵬,，汪濤,，丁坤,，等.一種高增益三級(jí)運(yùn)算放大器[J].微電子學(xué)，2018,，48(5)：579-584.

作者信息:

丁  坤1,，田睿智1，汪  濤1,，2,，王  鵬1，易茂祥1,，張慶哲1

(1.合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院 國(guó)家示范性微電子學(xué)院,，安徽 合肥230009；

2.中國(guó)科學(xué)技術(shù)大學(xué) 信息科學(xué)技術(shù)學(xué)院,，安徽 合肥230027)