《電子技術(shù)應(yīng)用》
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基于InP HBT的SFDR>63 dB 12位6 GS/s高速數(shù)模轉(zhuǎn)換器
2020年電子技術(shù)應(yīng)用第4期
王 銘1,,2,,張有濤1,2,,3,,葉慶國2,羅 寧2,,李曉鵬1,,2
1.南京電子器件研究所,江蘇 南京210016,;2.南京國博電子有限公司,,江蘇 南京210016; 3.微波毫米波單片集成和模塊電路重點(diǎn)實(shí)驗(yàn)室,,江蘇 南京210016
摘要: 基于0.7 μm,、ft=280 GHz的InP異質(zhì)結(jié)雙極晶體管(HBT)工藝設(shè)計(jì)了一款12位6 GS/s的電流舵型數(shù)模轉(zhuǎn)換器(DAC)。通過改進(jìn)電流源開關(guān)結(jié)構(gòu),,增大了輸出阻抗和穩(wěn)定性;在DAC輸出端引入去毛刺(Deglitch)電路,,可以有效消除高速DAC開關(guān)切換期間產(chǎn)生的毛刺,從而提升電路無雜散動(dòng)態(tài)范圍(SFDR),。仿真結(jié)果表明,,電路實(shí)現(xiàn)了0.75 LSB的DNL和0.5 LSB的INL,去毛刺電路可以在高頻下將DAC的SFDR提升10 dB,,并且在整個(gè)奈奎斯域內(nèi)實(shí)現(xiàn)SFDR>63 dB,,極大地提升了DAC的動(dòng)態(tài)特性。
中圖分類號(hào): TN792
文獻(xiàn)標(biāo)識(shí)碼: A
DOI:10.16157/j.issn.0258-7998.191424
中文引用格式: 王銘,,張有濤,,葉慶國,等. 基于InP HBT的SFDR>63 dB 12位6 GS/s高速數(shù)模轉(zhuǎn)換器[J].電子技術(shù)應(yīng)用,,2020,,46(4):34-39.
英文引用格式: Wang Ming,Zhang Youtao,Ye Qingguo,,et al. Design of 12-bit 6 GS/s high speed DAC with>63 dB SFDR in InP HBT[J]. Application of Electronic Technique,,2020,46(4):34-39.
Design of 12-bit 6 GS/s high speed DAC with>63 dB SFDR in InP HBT
Wang Ming1,,2,,Zhang Youtao1,2,,3,,Ye Qingguo2,Luo Ning2,,Li Xiaopeng1,,2
1.Nanjing Electronic Devices Institute,Nanjing 210016,,China,;2.Nanjing GuoBo Electronics Co.,Ltd.,,Nanjing 210016,China,; 3.Science and Technology on Monolithic Integrated Circuits and Modules laboratory,,Nanjing 210016,China
Abstract: The paper presents a 12 bit 6 GS/s current-steering digital-to-analog converter(DAC) based on a 0.7 μm ft=280 GHz InP heterojunction bipolar transistor(HBT) technology. Current switch uses the new architecture to enlarge output impedance and make it stability. Besides, Deglitch circuit is used in DAC output to eliminate glitches generated during DAC switch flip, which can optimize the spurious-free-dynamic-range(SFDR). Simulation results show that the chip achieves a DNL/INL of 0.75/0.5 LSB respectively. The Deglitch circuit can increase the SFDR of the DAC by 10 dB at high frequencies, and achieve SFDR>63 dB over the whole Nyquist region, greatly improving the dynamic performance of the DAC.
Key words : digital-to-analog converter(DAC),;current-steering,;InP HBT;Deglitch,;spurious-free-dynamic-range(SFDR)

0 引言

    高速和高線性度寬帶數(shù)模轉(zhuǎn)換器DAC(Digital-to-Analog Converter)是現(xiàn)代寬帶通信集成電路的重要組成,。要求12位或更高分辨率且采樣率在吉赫茲以上DAC的首選結(jié)構(gòu)是電流舵結(jié)構(gòu)[1]。電流舵型DAC中一個(gè)典型的問題是當(dāng)信號(hào)頻率增加時(shí),,諧波失真也迅速增加,,輸出阻抗隨數(shù)碼變化以及開關(guān)不同步產(chǎn)生的毛刺是限制SFDR的主要因素[2-3],嘗試減少毛刺的方法包括使用觸發(fā)器同步開關(guān)信號(hào)以及使用歸零輸出技術(shù)抵消數(shù)碼變化期間的輸出,,但這依然是有局限性的,,由于電路復(fù)雜度增加,開關(guān)時(shí)序偏差變得不可避免,,歸零技術(shù)也難以為小電阻負(fù)載提供大的幅值[4],。文獻(xiàn)[5]提出一種動(dòng)態(tài)隨機(jī)均衡的電流源選擇算法,將誤差隨機(jī)均衡,,進(jìn)而提高動(dòng)態(tài)性能,。文獻(xiàn)[6]提出了一種跟蹤衰減技術(shù),其本質(zhì)上是一個(gè)與負(fù)載并聯(lián)的開關(guān),在DAC的數(shù)碼變換期間使DAC輸出短路,。文獻(xiàn)[7]使用去毛刺(Deglitch)電路將非歸零DAC轉(zhuǎn)化為歸零DAC,,將頻帶拓寬至第二三奈奎斯特域內(nèi)并實(shí)現(xiàn)動(dòng)態(tài)范圍的提升,但該方法會(huì)降低第一奈奎斯特域內(nèi)的信號(hào)幅值和動(dòng)態(tài)性能,,且會(huì)導(dǎo)致更頻繁的電平切換,。

    本文對(duì)DAC的關(guān)注主要集中在第一奈奎斯特域內(nèi)。為了避免毛刺和衰減問題,,可以使用采樣保持電路(THA)實(shí)現(xiàn)去毛刺功能,,這是一種通過在DAC之后加入一級(jí)采樣保持電路來改善性能的方法。Deglitch電路去除毛刺的原理如圖1所示,,通過選擇最佳的采樣開關(guān)時(shí)序,,使Deglitch電路可以在DAC穩(wěn)定輸出期間跟蹤DAC輸出,在DAC開關(guān)切換期間保持采樣的模擬信號(hào)值,,從而消除模擬輸出毛刺,。

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    無雜散動(dòng)態(tài)范圍(SFDR)用于衡量DAC輸出正弦信號(hào)的頻譜純度,是高速DAC芯片最關(guān)鍵的技術(shù)指標(biāo)之一,。為了實(shí)現(xiàn)在整個(gè)奈奎斯特域內(nèi)都能有良好的動(dòng)態(tài)性能,,本文介紹了一種含有Deglitch電路的高速、高分辨率,、高動(dòng)態(tài)性能的數(shù)模轉(zhuǎn)換器,。

1 電路設(shè)計(jì)

1.1 DAC整體架構(gòu)

    圖2為該DAC的整體結(jié)構(gòu)框圖。輸入數(shù)據(jù)信號(hào)首先通過LVDS(Low Voltage Differential Signaling)接收器轉(zhuǎn)換為內(nèi)部電平,。然后進(jìn)入4:1MUX(Multiplexer)后轉(zhuǎn)換為一路高速串行數(shù)據(jù),。時(shí)鐘四分頻信號(hào)的相位調(diào)整模塊(Selector)用于調(diào)整采樣窗口,確保對(duì)不同的數(shù)據(jù)都能準(zhǔn)確采樣,。使用分段式電流舵結(jié)構(gòu)可以實(shí)現(xiàn)諸如速度,、電路規(guī)模、面積等參數(shù)的折衷,。4轉(zhuǎn)15溫度計(jì)譯碼器用于4個(gè)最高有效位(MSB),,低8位(LSB)通過延時(shí)緩沖器經(jīng)過相同的時(shí)延后進(jìn)入后續(xù)電路,23對(duì)觸發(fā)器重新對(duì)齊數(shù)據(jù)位并對(duì)數(shù)據(jù)進(jìn)行電平轉(zhuǎn)移以適應(yīng)HBT電流開關(guān),,最后所有數(shù)碼被重新調(diào)整后輸入電流源開關(guān)陣列,。在DAC的模擬輸出端引入一個(gè)高線性度的Deglitch開關(guān)重新采樣DAC的模擬輸出,從而有效提高電路的動(dòng)態(tài)性能,。

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1.2 DAC核心電路實(shí)現(xiàn)

    電流舵是實(shí)現(xiàn)高速DAC最常用的結(jié)構(gòu),,這種結(jié)構(gòu)的實(shí)現(xiàn)方式有二進(jìn)制加權(quán)或單位加權(quán)。分段結(jié)構(gòu)可以結(jié)合二進(jìn)制碼與溫度碼的優(yōu)點(diǎn),。分段點(diǎn)的選擇主要是在性能以及電路規(guī)模之間折衷,。使用“8+4”分段,,即低八位使用二進(jìn)制碼,高四位使用溫度計(jì)碼,。在HBT工藝中,,很難通過改變晶體管尺寸來獲得不同權(quán)值的電流,在本設(shè)計(jì)中,,低位的二進(jìn)制加權(quán)通過R-2R電阻梯實(shí)現(xiàn),,電阻網(wǎng)絡(luò)中只有兩種電阻R和2R易于匹配,同時(shí)加入dummy電阻使得電阻周圍電磁環(huán)境對(duì)稱[8],。圖3所示是DAC核心電路的實(shí)現(xiàn)框圖,。

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    對(duì)于一個(gè)差分輸出的電流舵DAC而言,二次諧波通常被抵消,,三次諧波為主要考慮因素,,DAC在高低頻下的SFDR與輸出阻抗的關(guān)系可以表示為:

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    在低頻時(shí)SFDR主要受電阻影響,有限的輸出阻抗會(huì)分走部分輸出電流,。為了提高輸出阻抗,,電流開關(guān)采用共射共基結(jié)構(gòu),同時(shí)疊加兩個(gè)以二極管形式連接的三極管,。在高頻時(shí)輸出阻抗主要由電容決定,,由于存在寄生電容接地,電流源的輸出阻抗會(huì)在高頻降低,,HBT工藝中電流開關(guān)在導(dǎo)通狀態(tài)和關(guān)斷狀態(tài)的輸出阻抗是不同的,,這樣輸出阻抗隨開關(guān)的狀態(tài)而改變,導(dǎo)致輸出諧波失真,,諧波失真大小取決于輸出阻抗在導(dǎo)通狀態(tài)和關(guān)斷狀態(tài)阻抗差異的大小,因此單純的提高輸出阻抗不能提升高頻下的SFDR,,保持電流開關(guān)始終導(dǎo)通可減弱寄生效應(yīng)隨信號(hào)變化,。文獻(xiàn)[9]提出常開電流源法,在每組開關(guān)輸出節(jié)點(diǎn)增加一對(duì)小電流源平衡輸出阻抗,,以犧牲功耗為代價(jià)換得了SFDR提升,,本文借鑒這種方法改進(jìn)了電流源結(jié)構(gòu)。

    為了實(shí)現(xiàn)在整個(gè)奈奎斯特域內(nèi)都有良好的動(dòng)態(tài)特性,,電流源和開關(guān)使用小尺寸的晶體管以減小寄生電容,,同時(shí)在電流開關(guān)集電極間插入一個(gè)電阻R0,可以避免共射共基開關(guān)完全閉合,,從而縮小輸出阻抗在導(dǎo)通和關(guān)斷狀態(tài)下的差異,。圖4對(duì)比了采用改進(jìn)的電流源結(jié)構(gòu)前后在低頻和高頻時(shí)的SFDR,可見在高頻時(shí)SFDR得到明顯提升,,在低頻時(shí)提升有限,,符合之前的理論分析,。另外,電流開關(guān)單元的偏置電壓之間采用電阻隔離,,以減小鄰近差分對(duì)之間的干擾,。最終采用的電流開關(guān)單元如圖5所示。

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1.3 Deglitch開關(guān)

    高速DAC的動(dòng)態(tài)性能主要是受數(shù)字和模擬信號(hào)通路中的時(shí)序偏差產(chǎn)生的非線性毛刺能量以及DAC電流源開關(guān)中的開關(guān)非對(duì)稱影響,。為了抵消對(duì)時(shí)序偏差的高要求,,可以使用一級(jí)采樣保持電路重新采樣DAC輸出[5],同時(shí)使用一個(gè)高線性度的50 Ω輸出緩沖器驅(qū)動(dòng)信號(hào)輸出及連接片外測試設(shè)備,。

    本文采用的雙開關(guān)THA的單邊電路簡圖如圖6所示,。在采樣模式,電路控制端Track為高電位,,Hold為低電位,,Q3、Q9導(dǎo)通,,采樣管Q7對(duì)輸入信號(hào)進(jìn)行采樣,,電流對(duì)保持電容CH進(jìn)行充電。在保持周期,,Q1,、Q8導(dǎo)通,輸入信號(hào)與Q7的通路被斷開,,有效抑制保持模式下的饋通效應(yīng),。電路中還加入了反饋級(jí),在保持模式由Q4,、Q6,、RL形成反饋支路,將保持電容CH上的保持電壓反饋至開關(guān)管Q7的基級(jí),,維持采樣開關(guān)管Q7輸入端的差模電壓在切換時(shí)恒定,,其兩個(gè)差分端在切換至保持模式時(shí)經(jīng)歷了相同的電壓轉(zhuǎn)換,從而避免了傳統(tǒng)結(jié)構(gòu)的基座誤差和非線性失真,。

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    圖7是50 Ω輸出緩沖器的簡化電路圖,,主要作用是隔離并驅(qū)動(dòng)后級(jí)電路。晶體管Q3和Q4的引入可以維持Q1和Q2的集電極射極電壓Vce恒定,,提高線性度,,減小失真。輸出緩沖器只需要保證信號(hào)在奈奎斯特域內(nèi)的衰減較少,,如果輸出緩沖器的帶寬過大,,會(huì)使信號(hào)的高頻誤差諧波也低衰減的傳輸至輸出端,造成SFDR的惡化,。電容C0和電阻R0的引入為輸出級(jí)的輸入節(jié)點(diǎn)增加一個(gè)極點(diǎn),,起到了減小帶寬的作用,,可以抑制高頻諧波或雜波分量傳輸至Deglitch電路的輸出端,從而有效提高電路線性度,。

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    Deglitch電路可以由時(shí)鐘選擇電路CMS控制,,當(dāng)CMS端接地時(shí),Deglitch工作在全Track狀態(tài),,電路表現(xiàn)為直通模式,,直接輸出D/A輸出。

2 仿真結(jié)果

    電路使用南京電子器件研究所0.7 μm InP HBT工藝流片,。電路采用3.3 V/5 V混合供電,。整個(gè)芯片的功耗為3.15 W,其中Deglitch模塊消耗的功耗為1.22 W,。圖8是芯片版圖,。

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    圖9給出了仿真結(jié)果計(jì)算得到的微分非線性(DNL)和積分非線性(INL)。DNL達(dá)到了0.75LSB,,INL達(dá)到了0.5LSB,。圖10給出了輸出信號(hào)頻率為2.97 GHz時(shí)的仿真結(jié)果頻譜圖。從頻譜圖可看出DA輸出的SFDR為54.77 dB,,經(jīng)過Deglitch重新采樣后輸出的SFDR為63.48 dB,,可見SFDR得到極大提升。

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    DAC采樣率為6 GS/s,,信號(hào)頻率從120 MHz增加到奈奎斯特頻率,,仿真結(jié)果得到DAC的奈奎斯特域內(nèi)的SFDR如圖11所示。DAC輸出信號(hào)在120 MHz的低頻時(shí)SFDR為71.11 dB,,高頻時(shí)SFDR最差為53.96 dB,。經(jīng)Deglitch電路重新采樣后的輸出從低頻一直到奈奎斯特頻域內(nèi)都能夠滿足SFDR大于63 dB。因?yàn)槊掏ǔT谳敵龈哳l信號(hào)時(shí)表現(xiàn)嚴(yán)重,,所以對(duì)于高頻信號(hào)的SFDR提升明顯,,在低頻時(shí)則提升不多。受限于Degltch電路本身的性能限制,,在低頻時(shí)輸出結(jié)果會(huì)低于D/A的輸出結(jié)果。

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    表1是近年來國外研究的DAC芯片的性能指標(biāo),??梢钥闯霰疚脑O(shè)計(jì)的這款DAC在實(shí)現(xiàn)了高精度和高采樣率的同時(shí),高頻下保持了良好的動(dòng)態(tài)性能,。

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3 結(jié)論

    采用0.7 μm InP HBT工藝設(shè)計(jì)了一款采樣率6 GS/s精度12位的DAC芯片,。這款DAC使用Deglitch電路重新采樣DAC模擬輸出,使芯片高頻下的動(dòng)態(tài)性能得到明顯提升,。仿真結(jié)果顯示,,在整個(gè)奈奎斯特域內(nèi)實(shí)現(xiàn)了SFDR大于63 dB,,并且有0.75LSB的DNL和0.5LSB的INL。這滿足高端測試儀器中對(duì)DAC高采樣率高帶寬的應(yīng)用要求,。

參考文獻(xiàn)

[1] PAL N,,NANDI P,BISWAS R,,et al.Placement-based nonlinearity reduction technique for differential current-steering DAC[J].IEEE Transactions on Very Large Scale Integration(VLSI) Systems,,2016,24(1):233-242.

[2] BEHZAD R.The current-steering DAC[A Circuit for All Seasons][J].IEEE Solid-State Circuits Magazine,,2018,,10(1):11-15.

[3] TSENG W H,F(xiàn)AN C W,,WU J T.A 12b 1.25 GS/s DAC in 90 nm CMOS with >70 dB SFDR up to 500 MHz[C].IEEE International Solid-State Circuits Conference,,ISSCC 2011,Digest of Technical Papers,,2011.

[4] PIRKKALANIEMI J,,WALTARI M,KOSUNEN M,,et al.Current-mode deglitcher for current-steering DACs[C].Proceedings of the 28th European Solid-State Circuits Conference,,2002. 

[5] 陳鋮穎,王譯.基于動(dòng)態(tài)隨機(jī)均衡的電流舵數(shù)模轉(zhuǎn)換器設(shè)計(jì)[J].電子技術(shù)應(yīng)用,,2019,,45(11):27-31.

[6] BUGEJA A R,SONG B S.A self-trimming 14b 100M Sample/s CMOS DAC[C].IEEE International Solid-state Circuits Conference.IEEE,,2000.

[7] OYAMA B,,CHING D,THAI K,,et al.InP HBT/Si CMOS-Based 13-b 1.33-Gsps digital-to-analog converter with>70-dB SFDR[J].IEEE Journal of Solid-State Circuits,,2013,48(10):2265-2272.

[8] 王帥,,黃海生,,李鑫,等.一種10bit 200MS/s分段式電流舵DAC設(shè)計(jì)[J].電子技術(shù)應(yīng)用,,2017(4):55-57.

[9] LIN C H,,GOES F,WESTRA J R,,et al.A 12b 2.9GS/s DAC with IM3 <<-60dBc beyond 1GHz in 65nm CMOS[C].IEEE International Solid-state Circuits Conference-digest of Technical Papers.IEEE,,2009.

[10] CHOE M J,LEE K J,,SEO M,,et al.DC-10GHz RF digital to analog converter[C].Compound Semiconductor Integrated Circuit Symposium.IEEE,,2011.

[11] SANDE F V D,LUGIL N,,DEMARSIN F,,et al.A 7.2 GSa/s,14 Bit or 12 GSa/s,,12 Bit signal generator on a chip in a 165 GHz f T BiCMOS process[J].IEEE Journal of Solid-State Circuits,,2012,47(4):1003-1012.

[12] MCMAHILL D R,,HURTA D S,,BRANDT B,et al.A 160 channel QAM modulator with 4.6 Gsps 14 bit DAC[J].IEEE Journal of Solid-State Circuits,,2014,,49(12):2878-2890.

[13] DUNCAN L,DUPAIX B,,MCCUE J J,,et al.A 10-bit DC-20-GHz multiple-return-to-zero DAC with>48-dB SFDR[J].IEEE Journal of Solid-State Circuits,2017,,52(12):3262-3275.

[14] Euvis[DB/OL].[2019-12-28].http://www.euvis.com.



作者信息:

王  銘1,,2,張有濤1,,2,,3,葉慶國2,,羅  寧2,,李曉鵬1,2

(1.南京電子器件研究所,,江蘇 南京210016,;2.南京國博電子有限公司,江蘇 南京210016,;

3.微波毫米波單片集成和模塊電路重點(diǎn)實(shí)驗(yàn)室,,江蘇 南京210016)

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