《電子技術(shù)應(yīng)用》
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12 V電源平面對DDR4信號的影響
2020年電子技術(shù)應(yīng)用第8期
林楷智,，宗艷艷，孫 龍,，田民政，馬駿馳
浪潮電子信息產(chǎn)業(yè)股份有限公司,，山東 濟(jì)南250101
摘要： 隨著互聯(lián)網(wǎng)的高速發(fā)展,，5G時代已經(jīng)到來，數(shù)據(jù)的傳輸速率越來越高,，對服務(wù)器板卡的研發(fā)是個新一輪的挑戰(zhàn),。內(nèi)存的發(fā)展從DDR3到現(xiàn)在已經(jīng)廣泛使用的DDR4，其工作電壓已降為1.2 V,，而DDR4信號的上升沿及下降沿低至百皮秒量級,。為確保數(shù)據(jù)的傳輸速率以及傳輸?shù)臏?zhǔn)確性，DDR4傳輸線上的串?dāng)_不容忽視,。以服務(wù)器項(xiàng)目中PCB主板的DDR4傳輸線為研究對象,，首先設(shè)計(jì)不同的主板疊層模型，利用不同的疊層結(jié)構(gòu)來控制DDR4所在信號層的遠(yuǎn)端參考層,，然后通過調(diào)用Sigrity工具仿真和實(shí)際測試分析不同疊層模型下的測試結(jié)果,。結(jié)果顯示，遠(yuǎn)端參考12 V電源平面會對DDR4信號造成超過幾十毫伏量級的串?dāng)_,，而12 V電源層與信號層之間加入地層屏蔽后,，串?dāng)_電壓顯著減小。
中圖分類號： TN402
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.209804
中文引用格式： 林楷智,，宗艷艷,，孫龍，等. 12 V電源平面對DDR4信號的影響[J].電子技術(shù)應(yīng)用,，2020,，46(8)：68-71，76.
英文引用格式： Lin Kaizhi,，Zong Yanyan,，Sun Long，et al. Analysis of the effect of 12 V power plane on DDR4 signal[J]. Application of Electronic Technique,，2020,，46(8)：68-71，76.
Analysis of the effect of 12 V power plane on DDR4 signal
Lin Kaizhi,，Zong Yanyan,，Sun Long，Tian Minzheng,，Ma Junchi
Inspur Electronic Information Industry Co.,，Ltd.，Jinan 250101,，China
Abstract： With the rapid development of the Internet, the 5G era has arrived and the data transmission rate is getting higher, which is a new challenge to the server research. The memory development has upgraded from DDR3 to DDR4, its operating voltage has reduced to 1.2 V, and the rising edge of the DDR4 signal has dropped to 100 picoseconds. In order to ensure the transmission rate and accuracy of the signal, the crosstalk on the DDR4 transmission line cannot be ignored. This paper adopts the DDR4 transmission line on the motherboard of the server project. Firstly, different motherboard stack models have been designed, and different stackups are used to change the remote reference layer of DDR4. Then the experiment result under different stackups through simulation by Sigrity tools and actual testing has been analyzed. The result shows that the far reference to the 12 V power plane will cause crosstalk of more than tens of millivolts to the DDR4 signal. After adding the ground plane shield between the 12 V power layer and the signal layer, the crosstalk voltage is significantly reduced.
Key words : DDR4,；far reference plane,；simulation analysis；stackup,；Sigrity

0 引言

    隨著互聯(lián)網(wǎng)的高速發(fā)展,，近年來人工智能以及云服務(wù)成為互聯(lián)網(wǎng)主要熱門方向。信號的頻率以吉赫茲為單位,，數(shù)據(jù)的傳輸速率要求越來越高,，數(shù)據(jù)的存儲需要更大容量的內(nèi)存，數(shù)據(jù)的處理需要計(jì)算能力更強(qiáng)的CPU,、GPU,，這對服務(wù)器研發(fā)來說是一個巨大的考驗(yàn)。與傳統(tǒng)個人計(jì)算機(jī)不同的是,，服務(wù)器具有更高的穩(wěn)定性,、更強(qiáng)的計(jì)算力、更強(qiáng)的擴(kuò)展性,、更強(qiáng)的協(xié)同工作能力等,。這樣就對讀取和存儲數(shù)據(jù)的DDR總線提出了更高要求。

    存儲系統(tǒng)是高性能服務(wù)器的重要的數(shù)據(jù)存儲中心,，對系統(tǒng)的性能有決定性的影響,。為了滿足云計(jì)算的高帶寬數(shù)據(jù)讀取存儲的需求，DDR信號的主頻率不斷提高,，信號的上升沿及下降沿的時間間隔越來越短,，主板上同層并行的DDR傳輸線密度越來越大，DDR傳輸線與其他平面層間隔甚至要比同層走線的間隔要小很多,。根據(jù)電磁場理論,，當(dāng)信號線的間距較小時會發(fā)生邊緣場的耦合，從而表現(xiàn)出一根信號線的能量耦合到鄰近信號線上的現(xiàn)象,，業(yè)界將其稱之為串?dāng)_,。串?dāng)_可能導(dǎo)致數(shù)據(jù)傳輸丟失和傳輸錯誤，或者更嚴(yán)重的電路誤觸發(fā)現(xiàn)象,，此時服務(wù)器系統(tǒng)就無法正常工作,。DDR4模塊作為服務(wù)器系統(tǒng)最重要的存儲部分，控制DDR4信號的串?dāng)_是至關(guān)重要的,。

    因此,，如何減小信號的串?dāng)_已經(jīng)成為服務(wù)器研發(fā)的研究熱點(diǎn)。張海濤等人研究了高頻信號的回流和電源層的設(shè)計(jì),，結(jié)合仿真實(shí)驗(yàn)給出減小串?dāng)_的疊層設(shè)計(jì)[1],。嚴(yán)錦榮等人研究了DDR4的碼間干擾以及串?dāng)_問題，提出了一種既定數(shù)據(jù)率下的通道誤碼率眼圖的求解方法,，具有重要的實(shí)用價值[2],。王懷亮等人利用鏈路統(tǒng)計(jì)分析算法實(shí)現(xiàn)了DDR4數(shù)據(jù)誤碼率眼圖的預(yù)測,，能夠快速有效地預(yù)測串?dāng)_對DQ數(shù)據(jù)誤碼率眼圖的影響[3]。周子翔等人詳細(xì)介紹了DDR4信號總線的信號完整性因素,，包括DDR4的串?dāng)_,，對DDR4的眼圖有很深刻的研究[4],?？讘c亮等人從DDR4實(shí)際布局布線出發(fā)，介紹了DDR4布局布線方面的部分關(guān)鍵點(diǎn)及注意事項(xiàng),，對DDR4傳輸線的布局有很大幫助[5],。本文主要是用Cadence軟件研究當(dāng)DDR4傳輸線遠(yuǎn)端參考12 V電源平面層時，對DDR4傳輸線的影響,。結(jié)果表明,，當(dāng)DDR4信號遠(yuǎn)端直接參考12 V電源平面層時，會在DDR4傳輸線上產(chǎn)生超過10 mV的串?dāng)_噪聲,；加地層屏蔽后,，DDR4傳輸線上幾乎檢測不到串?dāng)_噪聲。




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作者信息:

林楷智,，宗艷艷,，孫  龍，田民政,，馬駿馳

(浪潮電子信息產(chǎn)業(yè)股份有限公司,，山東 濟(jì)南250101)

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