文獻(xiàn)標(biāo)識(shí)碼: A
DOI:10.16157/j.issn.0258-7998.209804
中文引用格式: 林楷智,,宗艷艷,孫龍,,等. 12 V電源平面對(duì)DDR4信號(hào)的影響[J].電子技術(shù)應(yīng)用,,2020,46(8):68-71,,76.
英文引用格式: Lin Kaizhi,,Zong Yanyan,Sun Long,,et al. Analysis of the effect of 12 V power plane on DDR4 signal[J]. Application of Electronic Technique,,2020,46(8):68-71,,76.
0 引言
隨著互聯(lián)網(wǎng)的高速發(fā)展,,近年來人工智能以及云服務(wù)成為互聯(lián)網(wǎng)主要熱門方向。信號(hào)的頻率以吉赫茲為單位,,數(shù)據(jù)的傳輸速率要求越來越高,,數(shù)據(jù)的存儲(chǔ)需要更大容量的內(nèi)存,數(shù)據(jù)的處理需要計(jì)算能力更強(qiáng)的CPU,、GPU,,這對(duì)服務(wù)器研發(fā)來說是一個(gè)巨大的考驗(yàn)。與傳統(tǒng)個(gè)人計(jì)算機(jī)不同的是,,服務(wù)器具有更高的穩(wěn)定性,、更強(qiáng)的計(jì)算力、更強(qiáng)的擴(kuò)展性,、更強(qiáng)的協(xié)同工作能力等,。這樣就對(duì)讀取和存儲(chǔ)數(shù)據(jù)的DDR總線提出了更高要求,。
存儲(chǔ)系統(tǒng)是高性能服務(wù)器的重要的數(shù)據(jù)存儲(chǔ)中心,對(duì)系統(tǒng)的性能有決定性的影響,。為了滿足云計(jì)算的高帶寬數(shù)據(jù)讀取存儲(chǔ)的需求,,DDR信號(hào)的主頻率不斷提高,信號(hào)的上升沿及下降沿的時(shí)間間隔越來越短,,主板上同層并行的DDR傳輸線密度越來越大,,DDR傳輸線與其他平面層間隔甚至要比同層走線的間隔要小很多。根據(jù)電磁場理論,,當(dāng)信號(hào)線的間距較小時(shí)會(huì)發(fā)生邊緣場的耦合,,從而表現(xiàn)出一根信號(hào)線的能量耦合到鄰近信號(hào)線上的現(xiàn)象,業(yè)界將其稱之為串?dāng)_,。串?dāng)_可能導(dǎo)致數(shù)據(jù)傳輸丟失和傳輸錯(cuò)誤,,或者更嚴(yán)重的電路誤觸發(fā)現(xiàn)象,此時(shí)服務(wù)器系統(tǒng)就無法正常工作,。DDR4模塊作為服務(wù)器系統(tǒng)最重要的存儲(chǔ)部分,,控制DDR4信號(hào)的串?dāng)_是至關(guān)重要的。
因此,,如何減小信號(hào)的串?dāng)_已經(jīng)成為服務(wù)器研發(fā)的研究熱點(diǎn),。張海濤等人研究了高頻信號(hào)的回流和電源層的設(shè)計(jì),結(jié)合仿真實(shí)驗(yàn)給出減小串?dāng)_的疊層設(shè)計(jì)[1],。嚴(yán)錦榮等人研究了DDR4的碼間干擾以及串?dāng)_問題,,提出了一種既定數(shù)據(jù)率下的通道誤碼率眼圖的求解方法,具有重要的實(shí)用價(jià)值[2],。王懷亮等人利用鏈路統(tǒng)計(jì)分析算法實(shí)現(xiàn)了DDR4數(shù)據(jù)誤碼率眼圖的預(yù)測,,能夠快速有效地預(yù)測串?dāng)_對(duì)DQ數(shù)據(jù)誤碼率眼圖的影響[3]。周子翔等人詳細(xì)介紹了DDR4信號(hào)總線的信號(hào)完整性因素,,包括DDR4的串?dāng)_,,對(duì)DDR4的眼圖有很深刻的研究[4]??讘c亮等人從DDR4實(shí)際布局布線出發(fā),,介紹了DDR4布局布線方面的部分關(guān)鍵點(diǎn)及注意事項(xiàng),對(duì)DDR4傳輸線的布局有很大幫助[5],。本文主要是用Cadence軟件研究當(dāng)DDR4傳輸線遠(yuǎn)端參考12 V電源平面層時(shí),,對(duì)DDR4傳輸線的影響。結(jié)果表明,,當(dāng)DDR4信號(hào)遠(yuǎn)端直接參考12 V電源平面層時(shí),,會(huì)在DDR4傳輸線上產(chǎn)生超過10 mV的串?dāng)_噪聲;加地層屏蔽后,DDR4傳輸線上幾乎檢測不到串?dāng)_噪聲,。
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作者信息:
林楷智,,宗艷艷,孫 龍,,田民政,,馬駿馳
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