12 V電源平面對DDR4信號的影響
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大小：768 K
標(biāo)簽： DDR4 遠(yuǎn)端參考平面 仿真分析
所需積分：0分積分不夠怎么辦,？
文檔介紹：隨著互聯(lián)網(wǎng)的高速發(fā)展，5G時代已經(jīng)到來,，數(shù)據(jù)的傳輸速率越來越高,，對服務(wù)器板卡的研發(fā)是個新一輪的挑戰(zhàn)。內(nèi)存的發(fā)展從DDR3到現(xiàn)在已經(jīng)廣泛使用的DDR4,，其工作電壓已降為1.2 V,，而DDR4信號的上升沿及下降沿低至百皮秒量級。為確保數(shù)據(jù)的傳輸速率以及傳輸?shù)臏?zhǔn)確性,，DDR4傳輸線上的串?dāng)_不容忽視,。以服務(wù)器項目中PCB主板的DDR4傳輸線為研究對象，首先設(shè)計不同的主板疊層模型,，利用不同的疊層結(jié)構(gòu)來控制DDR4所在信號層的遠(yuǎn)端參考層,，然后通過調(diào)用Sigrity工具仿真和實際測試分析不同疊層模型下的測試結(jié)果。結(jié)果顯示,，遠(yuǎn)端參考12 V電源平面會對DDR4信號造成超過幾十毫伏量級的串?dāng)_,，而12 V電源層與信號層之間加入地層屏蔽后，串?dāng)_電壓顯著減小,。
現(xiàn)在下載
VIP會員，AET專家下載不扣分,；重復(fù)下載不扣分,，本人上傳資源不扣分。