中介層、EMIB,、Foveros,、die對(duì)die的堆疊、ODI,、AIB和TSV,。所有這些單詞和首字母縮寫詞都具有一個(gè)重要的功能，它們都涉及硅的兩個(gè)位之間如何物理連接,。簡(jiǎn)單來(lái)說(shuō),，可以通過印刷電路板連接兩個(gè)芯片。這種方案很便宜,，但沒有太大的帶寬,。在這個(gè)簡(jiǎn)單的實(shí)現(xiàn)之上，還有多種方法可以將多個(gè)小芯片連接在一起,，而臺(tái)積電擁有許多這樣的技術(shù),。為了統(tǒng)一其2.5D和3D封裝變體的所有不同名稱，TSMC在早前的技術(shù)大會(huì)上推出了其新的首要品牌：3DFabric,。

　　3DFabric作為一個(gè)品牌具有一定的意義,，可以將臺(tái)積電提供的數(shù)十種封裝技術(shù)結(jié)合在一起。從廣義上講,，3DFabric分為兩個(gè)部分：一方面是所有“前端”芯片堆疊技術(shù),，例如晶圓上芯片，而另一方面是“后端”封裝技術(shù),，例如InFO（Integrated Fan-Out））和CoWoS（Chip-On-Wafer-On-Substrate）,。

　　在我們之前的文章《一文看懂臺(tái)積電的技術(shù)布局》里，我們對(duì)這方面有了初步的說(shuō)明,，來(lái)到本文,，我們來(lái)深入了解一下這家晶圓代工廠的先進(jìn)封裝技術(shù)。并將其與其他工廠的相似競(jìng)爭(zhēng)技術(shù)進(jìn)行對(duì)比,。

　　臺(tái)積電為什么聚焦先進(jìn)封裝

　　在大家一貫的理解中,，臺(tái)積電所從事的其實(shí)是晶圓代工的業(yè)務(wù)。但進(jìn)入新世紀(jì)，無(wú)論是臺(tái)積電,，還是三星甚至Intel,，都把先進(jìn)封裝當(dāng)做公司的一大工作重點(diǎn)，這主要是在日益增長(zhǎng)的性能需求與摩爾定律的逐漸失效的矛盾影響下所演進(jìn)出來(lái)的折中結(jié)果,。

　　如semiwiki報(bào)道所說(shuō),，對(duì)于許多其他應(yīng)用，摩爾定律不再具有成本效益,，尤其是對(duì)于集成異構(gòu)功能而言,，多芯片模塊（Multi-chip modules ：MCM）和系統(tǒng)級(jí)封裝（System in PackageSiP）等“Moore than Moore”技術(shù)已成為將大量邏輯和存儲(chǔ)器，模擬,，MEMS等集成到（子系統(tǒng)）解決方案中的替代方案,。但是，這些方法仍然是非常特定于客戶的,，并且會(huì)花費(fèi)大量的開發(fā)時(shí)間和成本,。

　　翻看芯片發(fā)展的歷史，其實(shí)先進(jìn)封裝這個(gè)概念已經(jīng)存在了數(shù)十年,。折中通過在封裝中組裝不同且先進(jìn)的芯片是推進(jìn)芯片設(shè)計(jì)的方法之一,。今天，這個(gè)概念有時(shí)被稱為異構(gòu)集成,。盡管如此,，由于成本的原因，高級(jí)封裝主要用于高端,，面向利基市場(chǎng)的應(yīng)用。

　　但這那可能很快就會(huì)改變,。因?yàn)镮C縮放是推進(jìn)設(shè)計(jì)的傳統(tǒng)方式,，它縮小了每個(gè)節(jié)點(diǎn)上的不同芯片功能，并將它們封裝到單片式芯片上,。但是,，IC縮放對(duì)許多人來(lái)說(shuō)變得太昂貴了，并且每個(gè)節(jié)點(diǎn)的收益都在減少,。

　　雖然縮放仍然是新設(shè)計(jì)的一種選擇,，但業(yè)界正在尋找替代方案，包括高級(jí)封裝,。而變化的是,，該行業(yè)正在開發(fā)新的高級(jí)封裝類型或擴(kuò)展現(xiàn)有技術(shù)。

　　高級(jí)封裝背后的動(dòng)機(jī)仍然是相同的,。與其將所有芯片功能塞在同一個(gè)芯片上,，不如將它們分解并將它們集成到一個(gè)封裝中。據(jù)說(shuō)這可以降低成本并提供更好的產(chǎn)量,。另一個(gè)目標(biāo)是使芯片彼此靠近,。許多先進(jìn)分裝使內(nèi)存更接近處理器,，從而以較低的延遲更快地訪問數(shù)據(jù)。

　　這聽起來(lái)很簡(jiǎn)單,，但是這里有幾個(gè)挑戰(zhàn),。另外，沒有一種可以滿足所有需求的封裝類型,。實(shí)際上,，芯片客戶面臨著各種各樣的選擇。其中：扇出（晶圓級(jí)封裝中的集成die和組件）,、2.5D / 3D（芯片在封裝中并排放置或彼此疊放）和3D-IC：（在內(nèi)存上堆疊內(nèi)存,，在邏輯上堆疊或者在邏輯上堆疊邏輯）就成了三種常見的選擇。

　　此外,，業(yè)界也正在追求一種稱為Chiplets的概念,，該概念支持2.5D / 3D技術(shù)。這個(gè)想法是您在庫(kù)中有一個(gè)模塊化芯片或小芯片的選擇,。然后,，將它們集成到一個(gè)封裝中，并使用die到die的互連方案將它們連接起來(lái),。

　　在臺(tái)積電方面,，為了滿足市場(chǎng)對(duì)新型多芯片IC封裝解決方案的需求，他們也與其OIP合作伙伴合作開發(fā)了先進(jìn)的IC封裝技術(shù),，以提供經(jīng)濟(jì)的解決方案,，以實(shí)現(xiàn)摩爾定律以外的集成。

　　2012年,，TSMC與Xilinx一起推出了當(dāng)時(shí)最大的FPGA,，它由四個(gè)相同的28 nm FPGA芯片并排安裝在硅中介層上。他們還開發(fā)了硅通孔（TSV）,，微凸點(diǎn)和再分布層（re-distribution-layer：RDL）,，以將這些構(gòu)件相互連接。臺(tái)積電基于其構(gòu)造,，將該集成電路封裝解決方案命名為CoWoS（Chip-on-Wafer-on-Substrate）,。這種基于積木和EDA支持的封裝技術(shù)已成為高性能和高功率設(shè)計(jì)的實(shí)際行業(yè)標(biāo)準(zhǔn)。

　　臺(tái)積電于2017年宣布了InFO（Integrated FanOut technology）技術(shù),。它使用polyamide film代替CoWoS中的硅中介層,，從而降低了單位成本和封裝高度，這兩項(xiàng)都是移動(dòng)應(yīng)用成功的重要標(biāo)準(zhǔn),。臺(tái)積電已經(jīng)出貨了海量用于智能手機(jī)的InFO設(shè)計(jì),。

　　臺(tái)積電于2019年又推出了集成芯片系統(tǒng)（SoIC）技術(shù)。借助前端（晶圓廠）設(shè)備，TSMC可以非常精確地對(duì)準(zhǔn),，然后使用許多窄間距的銅焊盤進(jìn)行壓焊（compression-bond）設(shè)計(jì),，以進(jìn)一步最小化形狀因數(shù)，互連電容和功率,。

　　這兩種技術(shù)就逐漸演進(jìn)成了今天的3D Fabric,。

　　TSMC-SoIC：前端芯片堆疊

　　按照臺(tái)積電方面的定義，諸如CoW（chip-on-wafer）和WoW（wafer-on-wafer）等前端芯片堆疊技術(shù)統(tǒng)稱為“ SoIC”,，即集成芯片系統(tǒng)（System of Integrated Chips）,。這些技術(shù)的目標(biāo)是在不使用后端集成選項(xiàng)上看到的“bumps”的情況下，將硅片堆疊在一起,。在這里,，SoIC設(shè)計(jì)實(shí)際上是在創(chuàng)建鍵合接口，以便硅可以放在硅的頂部,，就好像它是一整塊硅一樣,。

　　根據(jù)臺(tái)積電官方介紹，公司的SoIC服務(wù)平臺(tái)提供創(chuàng)新的前段3D芯片間堆疊技術(shù),，用于重新集成從片上系統(tǒng)（SoC）劃分的小芯片,。最終的集成芯片在系統(tǒng)性能方面優(yōu)于原始SoC。它還提供了集成其他系統(tǒng)功能的靈活性,。臺(tái)積電指出,，SoIC服務(wù)平臺(tái)可滿足云，網(wǎng)絡(luò)和邊緣應(yīng)用中不斷增長(zhǎng)的計(jì)算,，帶寬和延遲要求,。它支持CoW和WoW方案，而這兩種方案在混合和匹配不同的芯片功能,、尺寸和技術(shù)節(jié)點(diǎn)時(shí)提供了出色的設(shè)計(jì)靈活性,。

　　具體而言，臺(tái)積電的SoIC技術(shù)是將多個(gè)die堆疊到“ 3D構(gòu)造塊”（又稱為“ 3D Chiplet”）中的一種非常強(qiáng)大的方法,。

　　如今，SoIC在垂直堆疊的芯片之間的每平方毫米空間能夠?qū)崿F(xiàn)約10,000個(gè)互連,。但看法這正在進(jìn)行向每平方毫米100萬(wàn)個(gè)互連的開發(fā)工作,。3D-IC愛好者一直在尋找一種能夠?qū)崿F(xiàn)這種細(xì)微互連，進(jìn)一步減小外形尺寸,，消除帶寬限制,，簡(jiǎn)化die堆疊中的熱量管理以及將大型、高度并行系統(tǒng)集成到其中的IC封裝方法,。

　　如下圖所示,，SoIC的好處之一體現(xiàn)在在其熱性能：

　　如上圖所示，面對(duì)面SoIC鍵合的熱阻比微凸點(diǎn)連接降低35％，并且隨著我們進(jìn)入具有多個(gè)封裝芯片的計(jì)算的未來(lái),，管理這些接口以進(jìn)行散熱要更加難,。但是，這些SoIC技術(shù)的不利之處在于,，堆疊設(shè)計(jì)必須彼此協(xié)同設(shè)計(jì),。

　　諸如EMIB之類的微凸點(diǎn)技術(shù)以一種技術(shù)上可以將一系列芯片連接在一起的方式進(jìn)行。使用類似COW和WOWO的SoIC技術(shù),，則從一開始就固定了設(shè)計(jì),。

　　盡管如此，臺(tái)積電仍熱衷于提高其SoIC芯片堆疊能力,，他們還展示了12層的堆疊,。

　　根據(jù)臺(tái)積電的規(guī)劃，這是他們面向未來(lái)集成的一項(xiàng)關(guān)鍵技術(shù),，它超越了過去的中介層或芯片堆疊的實(shí)現(xiàn)方式,，因?yàn)樗试S在不使用任何微凸點(diǎn)的情況下堆疊硅芯片，而直接將硅的金屬層對(duì)準(zhǔn)并鍵合到硅芯片上,。

　　如上圖所示,，TSMC當(dāng)前正在探索SoIC的12-Hi配置。12-Hi堆疊中的每個(gè)die都有一系列的硅通孔（TSV）,，以使每一層與其余層通信,，其中心思想是每一層可以是邏輯的不同組件 ：如SRAM的IO，或者可以是無(wú)源的,，這樣他們可以充當(dāng)其他主動(dòng)層之間的絕熱層,。

　　按照TSMC的說(shuō)法，這種設(shè)計(jì)的最大厚度為600微米,，這就意味著每一層的厚度均在50微米以下,。請(qǐng)注意，標(biāo)準(zhǔn)的傳統(tǒng)die堆疊解決方案上的凸點(diǎn)間距可以約為50微米,。對(duì)于SoIC,，N7 / N6芯片的混合鍵合間距為9?m，N5芯片的混合鍵合間距為6?m,。它表明,，臺(tái)積電擁有一些令人印象深刻的線性制造和晶圓減薄技術(shù)，以實(shí)現(xiàn)這種水平的一致性和die對(duì)準(zhǔn),。該公司甚至展示了將其減小到0.9?m的能力,，該規(guī)模將使其能夠擴(kuò)展硅芯片的后端互連。

　　自然地,，人們擔(dān)心沒有微凸點(diǎn)的兩個(gè)硅如何聯(lián)結(jié),，此外還有密度和可靠性的問題,。臺(tái)積電表示，他們可以以非?？煽康母袷秸故境隹煽康?.9微米鍵距,。如果我們將其與英特爾路線圖上最佳的凸點(diǎn)間距堆疊進(jìn)行比較，該公司的目標(biāo)是10微米的凸點(diǎn)間距,，那就意味著這要高出一個(gè)數(shù)量級(jí),。在這種情況下，對(duì)于有意義的芯片,，SoIC可提供更好的連接密度和更低的每位能量,。

　　臺(tái)積電計(jì)劃在其N7，N5和N3工藝節(jié)點(diǎn)上提供SoIC選項(xiàng),，屆時(shí)TSV的間距將從9微米減小到4.5微米,。臺(tái)積電期望這個(gè)技術(shù)能有規(guī)劃地發(fā)布，在每個(gè)節(jié)點(diǎn)進(jìn)入大批量生產(chǎn)后大約6-12個(gè)月就會(huì)出現(xiàn)新的選項(xiàng),。

　　臺(tái)積電后端先進(jìn)封裝：與Intel競(jìng)爭(zhēng)

　　封裝中的另一個(gè)相對(duì)簡(jiǎn)單的方案就是在一個(gè)封裝中連接兩個(gè)硅芯片,。通常，這是通過兩塊硅片并排進(jìn)行的,，并采用多種連接方式,。大多數(shù)人最熟悉的是中介層方法，該方法將一大塊硅片置于所有互連的die下面,，并且比簡(jiǎn)單地通過PCB封裝鋪設(shè)走線,，它的布線方法更快捷。

　　帶有6個(gè)HBM2堆棧的NEC SX-Aurora TSUBASA

　　類似地,，另一種方法是將中介層嵌入在PCB中,，僅用于將一個(gè)特定的die連接到另一個(gè)die（這就是Intel稱為其嵌入式多管芯互連橋或EMIB）。

　　英特爾等效的EMIB解決方案

　　第三個(gè)是die對(duì)die的直接垂直堆疊,，但是,，由于在兩塊硅片之間使用了微凸塊，因此這與上面提到的SoIC實(shí)現(xiàn)不同——SoIC使用了鍵合,。實(shí)際上,，臺(tái)積電下半年產(chǎn)品中的所有實(shí)現(xiàn)都是基于微凸塊的，因?yàn)檫@允許在制造完每個(gè)芯片之后更好地混合和匹配不同芯片之間的場(chǎng)景,，但是并沒有獲得SoIC提供的密度或功耗優(yōu)勢(shì),。

　　這就是為什么它被稱為“后段”高級(jí)封裝的原因。舉個(gè)例子,，具有HBM功能的GPU就是通過這樣實(shí)現(xiàn)的。

　　許多支持HBM的GPU具有一個(gè)GPU裸片,，幾個(gè)HBM裸片,，所有這些裸片都放置在中介層的頂部,。GPU和HBM由不同公司制造（甚至可以使用不同的HBM），而硅中介層也可以在其他地方制造,。該硅中介層可以是無(wú)源的（不包含邏輯,，僅僅是die到die間的路由），也可以是有源的,，并且如果需要,，可以設(shè)計(jì)為在芯片之間實(shí)現(xiàn)更好的網(wǎng)絡(luò)互連，盡管這意味著中介層會(huì)消耗電源,。

　　臺(tái)積電類似GPU中介層的策略在過去一直被稱為CoWoS（chip-on-wafer-on-substrate）,。作為3DFabric的一部分，從實(shí)現(xiàn)方式上劃分,，CoWoS現(xiàn)在具有三個(gè)變體：

　　每個(gè)人都熟悉的標(biāo)準(zhǔn)稱為CoWoS-S,，其中S代表Silicon Interposer。CoWoS-S的局限性在于中介層的尺寸,，該終結(jié)通?；?5nm制造工藝或類似工藝制造。由于中介層是單片硅片,，因此必須類似地制造,，并且隨著我們進(jìn)入小芯片時(shí)代，客戶要求越來(lái)越大的中介層,，這意味著臺(tái)積電必須能夠制造它們（并提供高產(chǎn)量） ,。

　　傳統(tǒng)芯片受標(biāo)線（reticle）的大小限制，這是機(jī)器內(nèi)部的基本限制,，即在單個(gè)實(shí)例上可以“打印”一層的大小,。為了使芯片尺寸為標(biāo)片大小的產(chǎn)品成為可能，TSMC一直在開發(fā)多標(biāo)線大小的插入器技術(shù),，以使這些產(chǎn)品更大,。基于臺(tái)積電自己的路線圖,，我們預(yù)計(jì)2023年的CoWoS實(shí)施將是標(biāo)線的四倍左右,，每個(gè)產(chǎn)品將允許超過3000 平方毫米的有源邏輯硅。

　　由于CoWoS-S是以ASIC + HBM的組合實(shí)現(xiàn),，因此臺(tái)積電也正在為標(biāo)準(zhǔn)架構(gòu)實(shí)施一個(gè)稱為CoWoS-S STAR的技術(shù)路線,。這將使客戶能夠在針對(duì)2/4/6 HBM堆棧的特定設(shè)計(jì)協(xié)議內(nèi)工作，最小化中介層的尺寸,，還可以加快產(chǎn)品上市時(shí)間并提高良率,。

　　CoWoS-L則是另一種變體，使用局部硅互連和重新分布層,。這里的關(guān)鍵詞是“本地”,，這意味著它將兩個(gè)硅芯片本地連接在一起,。這是一項(xiàng)與英特爾EMIB相同的方法。英特爾的EMIB已經(jīng)用于多種產(chǎn)品（Kaby-G,，Stratix 10,，Agilex FPGA），但臺(tái)積電目前僅在預(yù)認(rèn)證階段,。臺(tái)積電似乎實(shí)現(xiàn)CoWoS-L的方式是將所有橋接互連一次放置在一個(gè)封裝上,，因此該技術(shù)受到與每個(gè)互連的最大距離的限制。如下圖所示,，TSMC的目標(biāo)是在2021年第二季度為CoWoS-L提供3.0倍標(biāo)線,。

　　InFO封裝使芯片可以“扇出”，以在 SoC標(biāo)準(zhǔn)平面圖之外增加其他連接,。這意味著,，雖然芯片邏輯區(qū)域可以很小，但芯片要比邏輯電路更大以容納所有必需的引腳輸出連接,。臺(tái)積電提供InFO已經(jīng)有很多年了,，但是在3DFabric的支持下，它現(xiàn)在將提供與封裝內(nèi)連接有關(guān)的不同類型的InFO,。

　　InFO-R（也稱為InFO_oS）允許在芯片和微凸塊之間添加重新分布層,，以將多個(gè)芯片統(tǒng)一為一個(gè)封裝。這是另一種技術(shù),，其限制因素是該技術(shù)的x / y尺寸（以標(biāo)線片尺寸衡量）,。自2018年以來(lái)，目前臺(tái)積電以1.5倍標(biāo)線支持InFO-R,，并將在2020年第四季度升級(jí)到1.7倍標(biāo)線,，到2021年第一季度將達(dá)到2.5倍標(biāo)線。

　　InFO-L與CoWoS-L相似之處在于,，它使用局部硅互連將多個(gè)InFO die連接在一起,。這項(xiàng)技術(shù)仍在開發(fā)中，預(yù)計(jì)將于2021年第一季度完成認(rèn)證,。

　　TMSC的封裝技術(shù)也可以結(jié)合在同一產(chǎn)品中,。通過同時(shí)實(shí)現(xiàn)前端（SoIC）和后端（InFO）封裝，可以制造出新的產(chǎn)品類別,。該公司制作了一個(gè)這樣的模型：

　　從表面上看,，臺(tái)積電將在未來(lái)幾年為客戶提供更多的封裝選擇。他們?cè)谶@方面的主要競(jìng)爭(zhēng)者似乎是英特爾,，后者已經(jīng)能夠在一些當(dāng)前產(chǎn)品和某些即將發(fā)布的產(chǎn)品中實(shí)現(xiàn)其EMIB和Foveros技術(shù),。臺(tái)積電將受益于與更多項(xiàng)目和客戶合作。

　　今年六月,，臺(tái)積電董事會(huì)通過了建設(shè)竹南先進(jìn)封測(cè)廠的決定,。據(jù)報(bào)道,，該廠選址為苗栗縣竹南科學(xué)園區(qū)。該封測(cè)廠預(yù)計(jì)總投資額約合人民幣716.2億元,，計(jì)劃明年年中第一期產(chǎn)區(qū)運(yùn)轉(zhuǎn)。這對(duì)于臺(tái)積電來(lái)說(shuō)必然是一件好事,，但對(duì)于傳統(tǒng)OSAT來(lái)說(shuō),，這并不是什么好消息。