業(yè)界需要新的互連解決方案和新工藝

　　才能前進(jìn)到下一個(gè)工藝節(jié)點(diǎn)

　　芯片制造商可能會(huì)找到解決方案

　　但如果找不到

　　傳統(tǒng)芯片尺寸縮減可能束手無(wú)策

　　在最新的工藝節(jié)點(diǎn)上，芯片制造商在晶體管技術(shù)上持續(xù)取得進(jìn)展,，但是這些結(jié)構(gòu)之間的互連方案卻一直步履滿跚，跟不上晶體管技術(shù)發(fā)展的步伐。

　　芯片行業(yè)正在研究幾種技術(shù)來(lái)解決互連方面的瓶頸,，但是，許多解決方案仍然處于研發(fā)階段,，可能需要很長(zhǎng)的一段時(shí)間才會(huì)出現(xiàn)-可能要等到2納米工藝節(jié)點(diǎn)時(shí),，互連技術(shù)才能取得突破，2納米預(yù)計(jì)將在2023/2024某個(gè)時(shí)間點(diǎn)推出,。此外,，新的互連解決方案需要使用新型材料和昂貴的工藝。

　　在2納米推出之前,，半導(dǎo)體行業(yè)需要繼續(xù)解決先進(jìn)工藝芯片中的幾個(gè)問(wèn)題：晶體管,、觸點(diǎn)和互連。其中,，晶體管位于結(jié)構(gòu)底部,，并充當(dāng)信號(hào)的開(kāi)關(guān)?；ミB則位于晶體管的頂部,，由微小的銅連線組成，這些連線用于將電信號(hào)從一個(gè)晶體管傳輸?shù)搅硪粋€(gè)晶體管,。今天的先進(jìn)工藝芯片的層數(shù)為10到15層,，每層都包含一個(gè)復(fù)雜的銅連線方案，層與層之間使用微小的銅過(guò)孔進(jìn)行連接,。

　　另外,，晶體管結(jié)構(gòu)和互連通過(guò)一層被稱為中線（MOL）的層連接。MOL層由一系列微小的接觸結(jié)構(gòu)組成,。

　　BEOL（銅互連層）和FEOL（晶體管級(jí)）

　　來(lái)源 | Wikipedia

　　不到十年前,，在20nm和16nm / 14nm時(shí)，先進(jìn)節(jié)點(diǎn)的晶體管問(wèn)題開(kāi)始涌現(xiàn),，那時(shí),，晶體管中的銅互連變得更加緊湊，導(dǎo)致芯片中出現(xiàn)不必要的阻容（RC）延遲,。簡(jiǎn)而言之,，使電流流過(guò)微細(xì)的電線變得更加困難了。隨著時(shí)間的推移,，芯片制造商現(xiàn)在已經(jīng)能夠?qū)⒕w管和互連同步縮放到到最新的節(jié)點(diǎn)-7nm / 5nm上,。但是，在每個(gè)節(jié)點(diǎn)上,，復(fù)雜的互連方案在芯片延遲中所占的比例變得更大了,。

　　“隨著晶體管尺寸的縮小,，連接它們的金屬線也必須在多層互連堆棧的整體高層架構(gòu)中同步縮小，” Lam Research大學(xué)項(xiàng)目主管Nerissa Draeger解釋說(shuō),?！半S著相繼幾代工藝的發(fā)展，這些本地局部互連已變得越來(lái)越狹窄,，越來(lái)越接近,，導(dǎo)致現(xiàn)在的銅互連面臨著進(jìn)一步擴(kuò)展的巨大挑戰(zhàn)。例如,，進(jìn)一步減小線寬或線的高度將大大增加線的電阻?！?/p>

　　這其中的許多問(wèn)題都可以追溯到銅互連線的制造方式上,。為此，芯片制造商在制造工廠中使用了所謂的銅雙鑲嵌工藝（雙大馬士革工藝）,。該工藝由IBM在1990年代后期開(kāi)發(fā)出來(lái),，在將近25年前，芯片制造商開(kāi)始在220nm / 180nm上使用雙鑲嵌工藝,，并從那時(shí)起隨著工藝尺寸縮放這項(xiàng)該技術(shù),。

　　隨著時(shí)間的推移，芯片制造商一步步將這項(xiàng)技術(shù)推進(jìn)到更先進(jìn)的節(jié)點(diǎn)上,，并計(jì)劃將其擴(kuò)展到3nm,。但是，在3nm以下,，RC延遲問(wèn)題可能會(huì)變得更加棘手,，因此，業(yè)界可能需要一種新的解決方案,。

　　找到下一代互連技術(shù)至關(guān)重要,。互連技術(shù)需要與晶體管技術(shù)的創(chuàng)新齊頭并進(jìn),，它們對(duì)于芯片工藝尺寸的縮放至關(guān)重要,。但是，如果業(yè)界無(wú)法開(kāi)發(fā)出適用于2nm的下一代具有成本效益的互連方案,，那么,，我們今天一直進(jìn)行的芯片縮放可能會(huì)停滯不前。

　　目前正在研發(fā)中的面向2nm及以下工藝節(jié)點(diǎn)的的各種新型互連技術(shù)包括：

　　混合金屬化或預(yù)填充,。這將不同的鑲嵌工藝與新材料結(jié)合在一起,，以實(shí)現(xiàn)更小的互連，從而實(shí)現(xiàn)更低的延遲

　　半大馬士革工藝,。一種更徹底的方法,，使用減成蝕刻,，實(shí)現(xiàn)微小的互連。

　　超級(jí)通孔,、石墨烯互連和其他技術(shù),。隨著行業(yè)不斷尋找銅的替代金屬，這些都在研發(fā)階段,。

　　每一項(xiàng)建議的研發(fā)技術(shù)都面臨各自的挑戰(zhàn),。因此，芯片行業(yè)在雙面下注,，一方面尋求互連技術(shù)的突破,，另一方面也在尋找替代方案來(lái)開(kāi)發(fā)新的系統(tǒng)級(jí)設(shè)計(jì)。先進(jìn)的封裝就是替代方案之一,，而且,，無(wú)論芯片工藝尺寸的縮放進(jìn)展地如何，它都有望持續(xù)受到業(yè)界的關(guān)注,?！　?/p>

　　從鋁到銅

　　在芯片制造過(guò)程中，晶體管是在晶圓廠的晶圓上制造的,。該過(guò)程在晶圓廠的前端（FEOL）中進(jìn)行,。然后，在被稱為后端（BEOL）的單獨(dú)fab設(shè)施中形成互連層和MOL層,。

　　直到1990年代,，芯片中集成的都是基于鋁材的互連。但是,，到了1990年代后期,，芯片工藝尺寸接近250nm時(shí)，鋁開(kāi)始無(wú)法承受更高的器件電流密度,。

　　因此,，到了1990年代后期，從220nm / 180nm節(jié)點(diǎn)處開(kāi)始,，芯片制造商從鋁遷移到了銅,。據(jù)IBM稱，銅互連的電阻比鋁低40%,，這有助于提高芯片的性能,。

　　1997年，IBM宣布了世界上第一個(gè)基于220nm技術(shù)的銅互連工藝,。這種被稱為雙鑲嵌的工藝成為在芯片中制造銅互連的標(biāo)準(zhǔn)方法,，并且至今仍在使用。

　　最初,，芯片只有六層互連,。當(dāng)時(shí),，據(jù)WikiChip稱，180nm器件的金屬間距為440nm至500nm,。相比之下,，到了5nm節(jié)點(diǎn)時(shí)，芯片由10至15層互連組成,，金屬間距為36nm,。根據(jù)TEL的定義，金屬間距是指互連線之間的最小中心距,。

雙大馬士革工藝的制造過(guò)程

　?。╝）通孔圖案化；（b）通孔和溝槽圖案化,；（c）阻擋層沉積和銅種子層沉積,；（d）電鍍銅并通過(guò)化學(xué)機(jī)械拋光去除多余的銅；（e）覆蓋層沉積,。資料來(lái)源：維也納工業(yè)大學(xué)/微電子研究所

　　在雙大馬士革工藝中，首先將低k值介電材料沉積在器件的表面上,?；谔紦诫s的氧化物材料，使用低k膜將器件的一部分與另一部分絕緣,。

　　下一步是在介電材料中圖案化微小的通孔和溝槽,。每一代節(jié)點(diǎn)的通孔/溝槽變得越來(lái)越小。因此,，在當(dāng)今的先進(jìn)工藝芯片中,，芯片制造商正在使用極紫外光刻（EUV）來(lái)對(duì)通孔進(jìn)行圖案化。

　　在未來(lái)的節(jié)點(diǎn)上,，通孔將需要具有多重圖案化能力的EUV,。“EUV多重圖案化的挑戰(zhàn)與ArFi（193nm浸沒(méi)）實(shí)施過(guò)程中所遇到的挑戰(zhàn)非常相似,，” Brewer Science的高級(jí)技術(shù)專家Doug Guerrero說(shuō),。“如果使用ArFi或EUV,，則機(jī)器對(duì)機(jī)器的覆蓋將變得至關(guān)重要,。從材料的角度來(lái)看，多重圖案化過(guò)程總是涉及到對(duì)平面化層的整合,。平面化材料也稱為間隙填充材料,。它們必須以高縱橫比填充并平坦化非常狹窄的溝槽?！?/p>

　　在該步驟之后,，圖案結(jié)構(gòu)被蝕刻出來(lái),，形成通孔和溝槽。然后,，使用物理氣相沉積（PVD）,，將基于氮化鉭（TaN）的薄阻隔材料沉積在溝槽內(nèi)。然后,，將鉭（Ta）襯里材料沉積在TaN勢(shì)壘上方,。最后，使用電化學(xué)沉積（ECD）將通孔/溝槽結(jié)構(gòu)填充銅,。該過(guò)程在每一層重復(fù)多次,，從而形成銅布線方案。

　　這個(gè)工藝一直有效,，直到20nm時(shí)開(kāi)始出現(xiàn)問(wèn)題,。那時(shí)，互連中的銅電阻率呈指數(shù)級(jí)增長(zhǎng),，從而導(dǎo)致芯片延遲,。因此，從22nm和/或16nm / 14nm開(kāi)始,，芯片制造商開(kāi)始進(jìn)行一些重大更改,。在互連方面，許多人用鈷代替了Ta作為襯里,，這有助于降低互連中的電阻,。

　　同樣，在這些節(jié)點(diǎn)上,，芯片制造商也從傳統(tǒng)的平面晶體管轉(zhuǎn)向了下一代finFET,，后者以更低的功率提供了更高的性能。

　　然后,，在10nm處,，英特爾又采取了降低芯片電阻的措施。英特爾的10nm工藝具有13個(gè)金屬層,。英特爾的前兩個(gè)本地互連層分別稱為金屬0（M0）和金屬1（M1）,，其中鈷是導(dǎo)電金屬，而不是銅,。其余層使用傳統(tǒng)的銅金屬,。

　　其他芯片制造商在M0和M1層上依然使用銅材料。但是,，到了10nm / 7nm時(shí),，在MOL中的微小觸點(diǎn)上，所有芯片制造商都從鎢材料轉(zhuǎn)移到了鈷材料，這也可以幫助降低線路電阻,。

　　如今,，領(lǐng)軍的芯片制造商已經(jīng)將finFET和銅互連擴(kuò)展到了5nm?？梢钥隙ǖ氖?，業(yè)界對(duì)可以實(shí)現(xiàn)新的更快的系統(tǒng)的先進(jìn)工藝芯片的需求將一直存在。

　　“毫無(wú)疑問(wèn),，即使對(duì)于非技術(shù)市場(chǎng),，能夠以比現(xiàn)在快10倍的速度進(jìn)行計(jì)算不僅具有商業(yè)上的實(shí)用性，而且在競(jìng)爭(zhēng)上也是必須的,?！盌2S首席執(zhí)行官Aki Fujimura表示，“對(duì)更高計(jì)算能力的需求幾乎沒(méi)有盡頭,?！?/p>

　　不過(guò)，展望未來(lái),，仍有一些令人不安的跡象,。縮小晶體管帶來(lái)的好處在每一代新節(jié)點(diǎn)上越來(lái)越小,，而且RC延遲問(wèn)題始終陰魂不散,。

　　IBM先進(jìn)BEOL互連技術(shù)研究高級(jí)經(jīng)理Griselda Bonilla表示：“在7nm和/或5nm節(jié)點(diǎn)上，銅互連將可能由氮化鉭阻擋層和鈷作為襯里,。隨著尺寸的縮小，線路電阻增高比例擴(kuò)大,，占總延遲的比例更高,。電阻的增加受到多種因素的驅(qū)動(dòng)，包括導(dǎo)體橫截面的減少,、高電阻率勢(shì)壘和襯里層不隨工藝縮放而減少而導(dǎo)致的銅體積百分比進(jìn)一步降低,，以及由于在表面和晶界處的有損電子散射而導(dǎo)致的電阻增加?！?/p>

　　邁向3nm及更小的工藝尺寸

　　不過(guò),，這并沒(méi)有阻止半導(dǎo)體行業(yè)前進(jìn)到下一個(gè)節(jié)點(diǎn)上。如今,，領(lǐng)先的芯片制造商正在研發(fā)5nm,、3nm / 2nm甚至更小工藝尺寸的產(chǎn)品。

　　三星計(jì)劃在3nm工藝上采用下一代晶體管,，即柵極環(huán)繞FET,。臺(tái)積電計(jì)劃將finFET擴(kuò)展到3nm，但將在2nm上轉(zhuǎn)向柵極環(huán)繞FET。

　　當(dāng)鰭片寬度達(dá)到5nm（等價(jià)于代工廠的3nm節(jié)點(diǎn)）時(shí),，F(xiàn)inFET接近其物理極限,。柵極環(huán)繞FET具有比f(wàn)inFET更好的性能、更低的功耗和更低的泄漏電流,，但它們制造起來(lái)更困難且成本更高,。

　　根據(jù)Imec的說(shuō)法，3nm時(shí)金屬間距介于21nm-24nm之間,。而在3nm處,，芯片制造商將繼續(xù)在現(xiàn)有材料上使用傳統(tǒng)的銅雙鑲嵌工藝，這意味著RC延遲將仍然在芯片中造成問(wèn)題,。

　　“隨著我們轉(zhuǎn)向3nm節(jié)點(diǎn),，我們將看到采用多重圖案化的EUV繼續(xù)以小于25nm的關(guān)鍵間距進(jìn)行BEOL縮放，” KLA工藝控制解決方案總監(jiān)Andrew Cross說(shuō),?！斑@種持續(xù)的間距縮放將繼續(xù)影響線路和通孔電阻，因?yàn)樽韪舨牧系暮穸瓤s放比間距的縮放幅度要小,?！?/p>

　　在研發(fā)領(lǐng)域，業(yè)界將繼續(xù)探索各種新技術(shù),，以幫助解決3nm及更低工藝尺寸的這些問(wèn)題及其他問(wèn)題,。“在大約24nm的金屬間距上,，我們預(yù)計(jì)將開(kāi)始出現(xiàn)一些有利的設(shè)計(jì)和材料變化,，” Onto Innovation戰(zhàn)略產(chǎn)品營(yíng)銷高級(jí)總監(jiān)Scott Hoover說(shuō)?！斑@包括完全自對(duì)準(zhǔn)的通孔,、掩埋的電源軌、超級(jí)通孔集成方案以及更廣泛地采用釕襯里,?！?/p>

　　電源軌是在BEOL中開(kāi)發(fā)的，它是一種精細(xì)纖巧的結(jié)構(gòu),，旨在處理晶體管中的供電網(wǎng)絡(luò)功能,。Imec正在開(kāi)發(fā)下一代埋入式電源軌（BPR）技術(shù)。在FEOL中開(kāi)發(fā)的BPR埋在晶體管中,，以幫助釋放互連的路由資源,。

　　另外，業(yè)界還一直在探索在互連件的襯里中使用釕材料,。IBM的Bonilla說(shuō)：“釕以改善的銅潤(rùn)濕性和填充間隙而聞名,。但是,，盡管釕具有優(yōu)異的銅潤(rùn)濕性，它還具有一些其他的缺點(diǎn),，例如電遷移壽命短和化學(xué)機(jī)械拋光等單元工藝難題,。這限制了釕襯里在半導(dǎo)體行業(yè)的使用?！?/p>

　　即將出現(xiàn)其他新的,、更有希望的互連解決方案，但它們可能要等到2023/2024年芯片制造工藝尺寸達(dá)到2nm時(shí)才會(huì)出現(xiàn),。根據(jù)Imec的路線圖,，半導(dǎo)體行業(yè)可以從當(dāng)今的雙大馬士革工藝過(guò)渡到2nm的稱為混合金屬化的下一代技術(shù)。將來(lái)將采用半大馬士革和其他方案,。

　　圖片晶體管路線圖（上圖）和互連技術(shù)（下圖）

　　信源 | Imec

　  　所有這些都取決于幾個(gè)因素,，即開(kāi)發(fā)新工藝、材料和工具的能力,，當(dāng)然,，成本也很關(guān)鍵。

　　“沒(méi)有人認(rèn)為當(dāng)前的方案可以延續(xù)很多代,?！?Lam Research計(jì)算產(chǎn)品副總裁David Fried表示：“現(xiàn)在的擴(kuò)展是通過(guò)逐步改進(jìn)和大量工作來(lái)完成的。未來(lái)將有更重大的變化,，但我預(yù)計(jì)它們將在不斷發(fā)展的改進(jìn)中源源不斷地引入,。顯然，可靠性為縮小層間介電常數(shù)k設(shè)置了一些主要障礙,，但隨著技術(shù)的進(jìn)步,，這個(gè)障礙一直在繼續(xù)降低。隨著填充材料的變化,，對(duì)襯里的要求也將發(fā)生變化,。與這些材料相關(guān)的工藝將在不同的集成方案（如雙大馬士革、單大馬士革,、完全自對(duì)準(zhǔn)的集成,，甚至是減成金屬化）上呈現(xiàn)出相應(yīng)的優(yōu)勢(shì)和劣勢(shì),。經(jīng)過(guò)幾代之后,，BEOL的外觀可能會(huì)與今天完全不同，但我希望,，這種更改是所有這些要素協(xié)同增量更改的結(jié)果,。”

　　盡管如此,，對(duì)于間隔最緊密的層,，今天的銅雙大馬士革工藝仍將繼續(xù)擴(kuò)展到一定程度。“雙重大馬士革一直是個(gè)問(wèn)題,。不過(guò),，只要我們的間距超過(guò)26nm或24nm，這仍然幾乎是銅和鈷的領(lǐng)域,。臨界點(diǎn)是當(dāng)您的間距低于20nm時(shí),。在20nm間距以下，存在許多隱患,。不僅僅是電阻的問(wèn)題,，還涉及可靠性問(wèn)題，尤其是對(duì)于銅更是如此,?！?/p>

　　因此，大致在2nm節(jié)點(diǎn)所對(duì)應(yīng)的間距上,，業(yè)界希望遷移到稱為混合金屬化的技術(shù)上,。有人稱其為預(yù)填充過(guò)程。該技術(shù)可能會(huì)應(yīng)用在間距最緊密的層中,，但不太關(guān)鍵的層間將繼續(xù)使用傳統(tǒng)的銅工藝,。

　　在基本的混合金屬化工藝中，您將介電材料沉積在襯底上,。然后,，使用傳統(tǒng)的大馬士革工藝形成微小的銅通孔和溝槽。然后,，繼續(xù)重復(fù)該過(guò)程并形成微小的通孔和溝槽,。

　　但是，混合金屬化并沒(méi)有采用雙大馬士革工藝,，“使用的是選擇性沉積通孔金屬,。” Tokei解釋說(shuō),?！般f、釕或鎢是可以用來(lái)填充微小通孔的金屬,。最后,，您完成了常規(guī)的銅金屬化，可以將其視為單大馬士革工藝銅金屬化,?！?/p>

　　在半導(dǎo)體領(lǐng)域，單大馬士革工藝并不是一個(gè)新工藝,?！半p大馬士革工藝比單大馬士革工藝更智能,，更具成本效益。隨著工藝尺寸的降低,，雙大馬士革工藝的挑戰(zhàn)在于要在更高和更狹窄的線路和通孔組合開(kāi)口中實(shí)現(xiàn)無(wú)缺陷的銅金屬化,。” IBM研究團(tuán)隊(duì)的主要成員Takeshi Nogami說(shuō),?！皢未篑R士革工藝可以使這兩種圖案分別進(jìn)行金屬化，使其更容易縮小寬度和間距尺寸,，并提高線寬比,，以減緩電阻的上升?！?/p>

　　總而言之,，混合金屬化在互連中使用兩種不同的金屬。Imec的Tokei說(shuō)：“對(duì)于2nm而言,，這是很有意義的,。與雙大馬士革工藝相比，通孔電阻更低,?？煽啃詫?huì)提高，同時(shí),，可以保持線路中銅的低電阻率,。”

　　但是,，混合金屬化存在一些障礙,。有幾種不同且困難的沉積技術(shù)可以實(shí)現(xiàn)間隙填充過(guò)程。M.H.說(shuō)：“挑戰(zhàn)在于如何在不損失選擇性的情況下實(shí)現(xiàn)良好的通孔填充均勻性,?！迸_(tái)積電（TSMC）研究員Lee在IEDM上發(fā)表論文指出，“此外,，通孔側(cè)壁是無(wú)障礙的,，通孔材料與底層金屬之間的潛在相互作用可能會(huì)導(dǎo)致可靠性問(wèn)題?！?/p>

　　什么是半大馬士革,？

　　圖源 | TweakTown

　　如果業(yè)界可以解決這些問(wèn)題，則可以在2nm節(jié)點(diǎn)時(shí)插入混合金屬化層,。但是,，如果要繼續(xù)降低芯片尺寸,，業(yè)界可能需要適用于2nm以下的另一種解決方案,。

　　面向2nm以下的下一步解決方案就是許多人所說(shuō)的半大馬士革工藝,，這是一種針對(duì)最緊密的金屬間距的一種更徹底的技術(shù)。半導(dǎo)體行業(yè)之所以正在研究半大馬士革工藝,，有以下多種原因,。

　　TEL技術(shù)團(tuán)隊(duì)高級(jí)成員Robert Clark說(shuō)：“在雙大馬士革工藝的結(jié)構(gòu)中，線路的數(shù)量是銅晶粒生長(zhǎng)的限制因素,。相反,，如果金屬線是通過(guò)沉積金屬層形成的，可以退火,，然后通過(guò)蝕刻形成金屬線,，那么晶粒尺寸就可以增加。但對(duì)于銅來(lái)說(shuō),，這種工藝很難實(shí)現(xiàn),。在這種工藝中，像釕這樣的金屬更容易處理,，因此它有可能使人們所說(shuō)的半大馬士革工藝成為可能,。”

　　半大馬士革工藝的應(yīng)用起點(diǎn)是20nm以下的間距,?！拔覀兊哪繕?biāo)是將半大馬士革工藝推進(jìn)到18nm間距以下，從工藝節(jié)點(diǎn)的發(fā)展路線來(lái)看,，18nm間距大概是從現(xiàn)在起四五年后,。” Imec的Tokei說(shuō),?！皩?duì)于一個(gè)用于銅金屬化和雙大馬士革工藝的邏輯芯片晶圓廠來(lái)說(shuō)，半大馬士革工藝是破壞性的,?；旌辖饘倩梢宰匀坏厝谌刖A廠的工藝流程，但是您需要一些用于預(yù)填充本身的新功能,。對(duì)于其余部分,，您可以重用晶圓廠中的所有東西?！?/p>

　　半大馬士革需要使用新工具的不同工藝流程,。簡(jiǎn)而言之，半大馬士革可實(shí)現(xiàn)帶有氣隙的微小通孔,，從而減少了芯片中的RC延遲,。

　　該技術(shù)依賴于使用減成蝕刻工藝的金屬圖案化。減成蝕刻不是新技術(shù),，用于較舊的鋁互連工藝,。但是,，要在2nm以下實(shí)施該技術(shù)存在一些挑戰(zhàn)。

　　“半大馬士革工藝始于對(duì)通孔進(jìn)行圖案化并將其蝕刻到介電膜中,。然后,，用金屬填充通孔并對(duì)其進(jìn)行過(guò)填充，這意味著金屬沉積將繼續(xù)進(jìn)行,，直到在電介質(zhì)上方形成一層金屬為止,。然后對(duì)金屬進(jìn)行掩膜和蝕刻，以形成金屬線,?！?Tokei在最近的博客中說(shuō)。

　　在實(shí)驗(yàn)室中,，Imec設(shè)計(jì)了一種基于64位Arm CPU架構(gòu)的12金屬層器件,。該器件具有兩層使用釕材料的金屬互連，金屬線之間形成氣隙,。

　　Tokei說(shuō)：“氣隙顯示了將性能提高10%的潛力,，同時(shí)將功耗降低了5%以上。使用長(zhǎng)寬比高的導(dǎo)線可以將供電網(wǎng)絡(luò)中的IR壓降降低10%,，以提高可靠性,。”

　　但是,，半大馬士革離實(shí)用還遠(yuǎn)未準(zhǔn)備就緒,。Tokei在最近的一篇論文中說(shuō)：“半大馬士革方案存在許多潛在的問(wèn)題，例如對(duì)準(zhǔn),、金屬蝕刻,、LER、泄漏,、芯片封裝相互作用,、密封環(huán)兼容性、等離子體破壞和可布線性,?！?/p>

　　寫(xiě)在最后

　　其他互連技術(shù)也在研發(fā)中，例如超級(jí)通孔,、金屬-石墨烯混合互連以及銅的替代品,。

　　但是可以肯定的是，由于下一代技術(shù)面臨若干挑戰(zhàn),，因此業(yè)界寧愿盡可能延長(zhǎng)銅雙大馬士革工藝的壽命,。

　　到了某個(gè)時(shí)候，半導(dǎo)體行業(yè)可能必須使用下一代互連技術(shù)。芯片制造商可能會(huì)找到解決方案,。但是,，如果找不到，那么傳統(tǒng)的芯片尺寸縮減可能就束手無(wú)策了,，這將迫使業(yè)界尋找替代解決方案來(lái)實(shí)現(xiàn)更加先進(jìn)的芯片。

　　這種情況已經(jīng)發(fā)生了,。業(yè)界對(duì)先進(jìn)封裝的呼聲越來(lái)越高,，這是一種替代方案，可以開(kāi)發(fā)先進(jìn)的系統(tǒng)級(jí)設(shè)計(jì),，并可能進(jìn)行更多定制,。

　　不過(guò)，到目前為止,，半導(dǎo)體行業(yè)正在同時(shí)研究傳統(tǒng)的芯片縮放方法以及先進(jìn)封裝,，以開(kāi)發(fā)新的系統(tǒng)級(jí)設(shè)計(jì)。至少在可預(yù)見(jiàn)的將來(lái),，這兩種方法都是可行的,。