如果有人跟你說：“嗨，我做的芯片實(shí)現(xiàn)了100%自主可控！”等等，你先不急著崇拜（相信）他，請看完此文再說…

　　首先，什么叫自主可控，最直觀的理解就是當(dāng)別人“卡脖子”的時候不會被卡住,。集成電路產(chǎn)業(yè)通常被分為芯片設(shè)計(jì)、芯片制造,、封裝測試三大領(lǐng)域,，參看下圖：

　　我們逐一進(jìn)行分析,，芯片設(shè)計(jì)主要從EDA、IP,、設(shè)計(jì)三個方面來分析,；芯片制造主要從設(shè)備、工藝和材料三個方面來分析,；封裝測試則從封裝設(shè)計(jì),、產(chǎn)品封裝和芯片測試幾方面來分析。

　　01

　　芯 片 設(shè) 計(jì)

　　如何開始一款芯片設(shè)計(jì)呢,？

　　首先要有工具（EDA）,，然后借助現(xiàn)有的資源（IP），加上自己的構(gòu)思和規(guī)劃就可以開始芯片設(shè)計(jì)了,。這里,，我們就從芯片設(shè)計(jì)工具EDA，知識產(chǎn)權(quán)IP,，以及集成電路的設(shè)計(jì)流程來分析芯片設(shè)計(jì),。

　　1.1 EDA

　　EDA（Electronic Design Automation）電子設(shè)計(jì)自動化，常指代用于電子設(shè)計(jì)的軟件,。

　　曾經(jīng)有人跟我說：“EDA有啥呀,，不就是個工具嘛？”是啊,，確實(shí)就是個工具,，可是沒這個工具，你啥也設(shè)計(jì)不了?。?/p>

　　現(xiàn)在的大規(guī)模集成電路在芝麻粒大小的1平方毫米內(nèi)可以集成1億只以上的晶體管,，這些晶體管之間的連接網(wǎng)絡(luò)更是多達(dá)數(shù)億個,。當(dāng)今主流的SoC芯片，其晶體管數(shù)量已經(jīng)超過百億量級,。如果沒有精準(zhǔn)的,，功能強(qiáng)大的EDA工具，怎么設(shè)計(jì)呢,？

　　EDA是芯片設(shè)計(jì)的必備工具,，目前，Synopsys,、Cadence和Mentor（Siemens EDA）占據(jù)著超過90%以上的市場份額,。在10納米以下的高端芯片設(shè)計(jì)上，其占有率甚至高達(dá)100%,。也就是說,，現(xiàn)在研發(fā)一款10nm以下的芯片,，沒有以上三家的EDA工具幾乎是不可能實(shí)現(xiàn)的。

　　下表所示是目前芯片設(shè)計(jì)中主流的EDA工具：

　　芯片設(shè)計(jì)分為設(shè)計(jì),、仿真,、驗(yàn)證等環(huán)節(jié)，對應(yīng)的EDA工具分為設(shè)計(jì)工具,、仿真工具,、驗(yàn)證工具等。設(shè)計(jì)工具解決的是模型的構(gòu)建,，也就是從0到1（從無到有）的問題,，仿真和驗(yàn)證工具解決模型的確認(rèn)，也就是1是1還是0.9或者1.1的問題,。因此,，從EDA開發(fā)的角度，設(shè)計(jì)工具的開發(fā)難度更大,。此外,，設(shè)計(jì)規(guī)模越大，工藝節(jié)點(diǎn)要求越高,，EDA工具的開發(fā)難度也越大,。國產(chǎn)EDA工具目前在一些仿真驗(yàn)證點(diǎn)工具上取得一些成績，在模擬電路設(shè)計(jì)方面也初步具備了全流程工具,，但在大規(guī)模集成電路設(shè)計(jì)上和三大廠商還有很大的差距,，尤其在高端數(shù)字芯片設(shè)計(jì)流程上基本還是空白。

　　1.2 IP

　　IP（Intelligent Property）代表著知識產(chǎn)權(quán)的意思,，在業(yè)界是指一種事先定義,、經(jīng)過驗(yàn)證的、可以重復(fù)使用,，能完成特定功能的模塊,，IP是構(gòu)成大規(guī)模集成電路的基礎(chǔ)單元，SoC甚至可以說是基于IP核的復(fù)用技術(shù),。IP一般分為硬核,、軟核和固核。IP硬核一般已經(jīng)映射到特定工藝,，經(jīng)過芯片制造驗(yàn)證,，具有面積和性能可預(yù)測的特點(diǎn)，但靈活性較??；IP軟核以HDL形式提交，靈活性強(qiáng),，但性能方面具有不可預(yù)測性,；IP固核通過布局布線或利用通用工藝庫,，對性能和面積進(jìn)行了優(yōu)化，比硬核靈活,，比軟核在性能和面積上更可預(yù)測,，是硬核和軟核的折中。

　　下表為目前全球前10大IP提供商,，可以看到中國有兩家入圍前十,，但是兩家市場份額加起來也僅有3%，而ARM一家就占據(jù)了40%以上的市場份額,，美國的企業(yè)則占據(jù)了30%的市場份額,，如果ARM被英偉達(dá)收購，基本上IP市場就是美國的天下了,。此外我們也發(fā)現(xiàn),，全球最大的兩家EDA公司Synopsys和Cadence，在IP領(lǐng)域也同樣占據(jù)的第二,、第三的位置,。

　　下圖所示為IP的種類，其中處理器占51%,，接口IP占22.1%,，數(shù)字類占8.1%，其他占18.8%,，處理器類ARM一家獨(dú)大,，在接口類IP中，Synopsys是業(yè)界領(lǐng)導(dǎo)者,。

　　我們需要考慮的是,，在設(shè)計(jì)的芯片中那些IP是自主設(shè)計(jì)的，那些是外購的,，這些外購的IP是否存在不可控因素,？如果你設(shè)計(jì)的SoC僅僅是把別人的IP打包整合，那自主可控性就要大打折扣了,。

　　下面，我們以華為麒麟980為例,，了解一下芯片研發(fā)中的IP使用情況,。

　　麒麟980芯片集成的主要部件有CPU、GPU（俗稱顯卡）,、ISP（處理拍照數(shù)據(jù)）,、NPU（人工智能引擎）和基帶（負(fù)責(zé)通信）。

　　根據(jù)華為官方資料,，ISP是華為自研,，NPU是華為和寒武紀(jì)合作的成果,，至于CPU（Cortex-A76）和GPU（Mali-G76）則是華為向ARM公司購買的授權(quán)，包括指令集授權(quán)和內(nèi)核授權(quán),。

　　如果沒有IP授權(quán),，還有沒有可能自研麒麟980芯片，目前看來,，沒有 ,。

　　1.3 設(shè)計(jì)流程

　　芯片設(shè)計(jì)流程通常可分為：數(shù)字IC設(shè)計(jì)流程和模擬IC設(shè)計(jì)流程,。

　　數(shù)字IC設(shè)計(jì)流程：芯片定義 → 邏輯設(shè)計(jì) → 邏輯綜合 → 物理設(shè)計(jì) → 物理驗(yàn)證 → 版圖交付,。

　　芯片定義（Specification）是指根據(jù)需求制定芯片的功能和性能指標(biāo)，完成設(shè)計(jì)規(guī)格文檔,。

　　邏輯設(shè)計(jì)（Logic Design）是指基于硬件描述語言在RTL（Register-Transfer Level）級實(shí)現(xiàn)邏輯設(shè)計(jì),，并通過邏輯驗(yàn)證或者形式驗(yàn)證等驗(yàn)證功能正確。

　　邏輯綜合（Logic Synthesis）是指將RTL轉(zhuǎn)換成特定目標(biāo)的門級網(wǎng)表,，并優(yōu)化網(wǎng)表延時,、面積和功耗。

　　物理設(shè)計(jì)（Physical Design）是指將門級網(wǎng)表根據(jù)約束布局,、布線并最終生成版圖的過程,，其中又包含：數(shù)據(jù)導(dǎo)入 → 布局規(guī)劃 → 單元布局 → 時鐘樹綜合 → 布線。

　　數(shù)據(jù)導(dǎo)入是指導(dǎo)入綜合后的網(wǎng)表和時序約束的腳本文件,，以及代工廠提供的庫文件,。

　　布局規(guī)劃是指在芯片上規(guī)劃輸入/輸出單元，宏單元及其他主要模塊位置的過程,。

　　單元布局是根據(jù)網(wǎng)表和時序約束自動放置標(biāo)準(zhǔn)單元的過程,。

　　時鐘樹綜合是指插入時鐘緩沖器，生成時鐘網(wǎng)絡(luò),，最小化時鐘延遲和偏差的過程,。

　　布線是指在滿足布線層數(shù)限制，線寬,、線間距等約束條件下,，根據(jù)電路關(guān)系自動連接各個單元的過程。

　　物理驗(yàn)證（Physical Verificaiton）通常包括版圖設(shè)計(jì)規(guī)則檢查（DRC）,，版圖原理圖一致性檢查（LVS）和電氣規(guī)則檢查（ERC）等,。

　　版圖交付（Tape Out）是在所有檢查和驗(yàn)證都正確無誤的前提下，傳遞版圖文件給代工廠生成掩膜圖形,，并生產(chǎn)芯片,。

　　模擬IC設(shè)計(jì)流程：芯片定義 → 電路設(shè)計(jì) → 版圖設(shè)計(jì) → 版圖驗(yàn)證 → 版圖交付。

　　其中芯片定義和版圖交付和數(shù)字電路相同,，模擬IC在電路設(shè)計(jì),、版圖設(shè)計(jì),、版圖驗(yàn)證和數(shù)字電路有所不同。

　　模擬電路設(shè)計(jì)是指根據(jù)系統(tǒng)需求,，設(shè)計(jì)晶體管級的模擬電路結(jié)構(gòu),，并采用SPICE等仿真工具驗(yàn)證電路的功能和性能。

　　模擬版圖設(shè)計(jì)是按照設(shè)計(jì)規(guī)則,，繪制電路圖對應(yīng)的版圖幾何圖形,，并仿真版圖的功能和性能。

　　模擬版圖驗(yàn)證是驗(yàn)證版圖的工藝規(guī)則,、電氣規(guī)則以及版圖電路圖一致性檢查等,。

　　這里，我們做一個簡單的總結(jié)：

　　芯片設(shè)計(jì)：就是在EDA工具的支持下,，通過購買IP授權(quán)+自主研發(fā)（合作開發(fā)）的IP,，并遵循嚴(yán)格的集成電路設(shè)計(jì)仿真驗(yàn)證流程，完成芯片設(shè)計(jì)的整個過程,。在這個過程中,，EDA、IP,、嚴(yán)格的設(shè)計(jì)流程三者缺一不可,。

　　目前看來，在這三要素中最先可能實(shí)現(xiàn)自主可控的就是設(shè)計(jì)流程了,。

　　下表列出了當(dāng)前世界前10的芯片設(shè)計(jì)公司,，供大家參考。

　　02

　　芯 片 制 造

　　芯片制造目前是集成電路產(chǎn)業(yè)門檻最高的行業(yè),，怎么看待門檻的高低呢,，投資越高、玩家越少就表明門檻越高,，目前在高端芯片的制造上也僅剩下臺積電（TSMC）,、三星（SAMSUNG）和英特爾（Intel）三家了。下面,，我們分別從設(shè)備,、工藝和材料三個方面來分析芯片制造，尋找我們和先進(jìn)制造技術(shù)的差距,。

　　2.1 設(shè)備

　　芯片制造需要經(jīng)過兩千多道工藝制程才能完成,，每個步驟都要依賴特定設(shè)備才能實(shí)現(xiàn)。

　　芯片制造中,，有三大關(guān)鍵工序：光刻、刻蝕,、沉積,。三大工序在生產(chǎn)過程中不斷重復(fù)循環(huán),，最終制造出合格的芯片。

　　三大關(guān)鍵工序要用到三種關(guān)鍵設(shè)備,，分別是光刻機(jī),、刻蝕機(jī)、薄膜沉積設(shè)備,。三大設(shè)備占所有設(shè)備投入的22%,、22%、20%左右,，是三種占比最高的半導(dǎo)體設(shè)備,。

　　下面就以最為典型的光刻機(jī)和刻蝕機(jī)為例進(jìn)行介紹并分析自主可控。

　　光刻機(jī)

　　光刻機(jī)的原理其實(shí)像幻燈機(jī)一樣,，就是把光通過帶電路圖的掩膜（也叫光罩）Mask投影到涂有光刻膠的晶圓上,。60年代末，日本尼康和佳能開始進(jìn)入這個領(lǐng)域,，當(dāng)時的光刻機(jī)并不比照相機(jī)復(fù)雜多少,。

　　為了實(shí)現(xiàn)摩爾定律，光刻技術(shù)需要每兩年把曝光關(guān)鍵尺寸（CD）降低30%-50%,。需要不斷降低光刻機(jī)的波長λ,。然而，波長被卡在193nm無法進(jìn)步長達(dá)20年,。后來通過工程上最簡單的方法解決,，在晶圓光刻膠上方加1mm厚的水，把193nm的波長折射成134nm,，稱為浸入式光刻,。

浸入式光刻成功翻越了157nm大關(guān)，加上后來不斷改進(jìn)的鏡頭,、多光罩,、Pitch-split、波段靈敏光刻膠等技術(shù),，浸入式193nm光刻機(jī)一直可以做到今天的7nm芯片（蘋果A12和華為麒麟980）,。

EVU光刻機(jī)

EUV極紫外光刻（Extreme Ultra-Violet）是一種使用極紫外（EUV）波長的新一代光刻技術(shù)，其波長為13.5納米,。由于光刻精度是幾納米,，EUV對光的集中度要求極高，相當(dāng)于拿個手電照到月球光斑不超過一枚硬幣,。反射的鏡子要求長30cm起伏不到0.3nm,，相當(dāng)于北京到上海的鐵軌起伏不超過1毫米。一臺EUV光刻機(jī)重達(dá)180噸，超過10萬個零件,，需要40個集裝箱運(yùn)輸,，安裝調(diào)試要超過一年時間。

2000年時,，日本尼康還是光刻機(jī)領(lǐng)域的老大,，到了2009年ASML已經(jīng)遙遙領(lǐng)先，市場占有率近7成,。目前,，最先進(jìn)的光刻機(jī)也只有ASML一家可以提供了。

國內(nèi)的情況,，上海微電子（SMEE）已經(jīng)有分辨率為90nm的光刻機(jī),，新的光刻機(jī)也在研制中。

　　在集成電路制造中,，光刻只是其中的一個環(huán)節(jié),，另外還有無數(shù)先進(jìn)科技用于前后道工藝中。

　　刻蝕機(jī)

　　刻蝕是將晶圓表面不必要的材質(zhì)去除的過程,?？涛g工藝位于光刻之后。

　　光刻機(jī)用光將掩膜上的電路結(jié)構(gòu)復(fù)制到硅片上,，刻蝕機(jī)把復(fù)制到硅片上的電路結(jié)構(gòu)進(jìn)行微雕,，雕刻出溝槽和接觸點(diǎn)，讓線路能夠放進(jìn)去,。

　　按照刻蝕工藝分為干法刻蝕以及濕法刻蝕,，干法刻蝕主要利用反應(yīng)氣體與等離子體進(jìn)行刻蝕，濕法刻蝕工藝主要是將刻蝕材料浸泡在腐蝕液內(nèi)進(jìn)行刻蝕,。

　　干法刻蝕在半導(dǎo)體刻蝕中占據(jù)主流,，市場占比達(dá)到95%，其最大優(yōu)勢在于能夠?qū)崿F(xiàn)各向異性刻蝕,，即刻蝕時可控制僅垂直方向的材料被刻蝕,，而不影響橫向材料，從而保證細(xì)小圖形保真性,。濕法刻蝕由于刻蝕方向的不可控性,，在先進(jìn)制程很容易降低線寬，甚至破壞線路本身,，導(dǎo)致芯片品質(zhì)變差,。

　　目前普遍采用多重模板工藝原理，即通過多次沉積,、刻蝕工藝實(shí)現(xiàn)需要的特征尺寸,，例如14nm制程所需使用的刻蝕步驟達(dá)到64次，較 28nm提升60%；7nm制程所需刻蝕步驟更是高達(dá)140次,，較14nm提升118%,。

　　下圖所示為多次刻蝕原理。

　　和光刻機(jī)一樣,，刻蝕機(jī)的廠商也相對較少，代表企業(yè)主要是美國的 Lam Research（泛林半導(dǎo)體）,、AMAT（應(yīng)用材料）,、日本的TEL（東京電子）等企業(yè)。這三家企業(yè)占據(jù)全球半導(dǎo)體刻蝕機(jī)的94%的市場份額,，而其他參與者合計(jì)僅占6%,。其中，Lam Research 占比高達(dá)55%,，為行業(yè)龍頭,，東京電子與應(yīng)用材料分別占比20%和19%。

　　國內(nèi)的情況,，目前刻蝕設(shè)備代表公司為中微公司,、北方華創(chuàng)等。中微公司較為領(lǐng)先,，工藝節(jié)點(diǎn)已經(jīng)達(dá)到5nm,。在全球前十大晶圓企業(yè)中，中微公司已經(jīng)進(jìn)入其中六家,，作為臺積電的合作伙伴協(xié)同驗(yàn)證14nm/7nm/5nm等先進(jìn)工藝,。

　　基于此，如果目前在光刻機(jī)領(lǐng)域我們還無力做出改變,，那么已經(jīng)有一定優(yōu)勢的刻蝕機(jī)勢必會成為國產(chǎn)替代的先鋒,。

　　2.2 工藝制程

　　芯片制造過程需要兩千多道工藝制程，下面,，我們按照8大步驟對芯片制造工藝進(jìn)行簡單介紹,。

　　1. 光刻（光學(xué)顯影）

　　光刻是經(jīng)過曝光和顯影程序，把光罩上的圖形轉(zhuǎn)換到光刻膠下面的晶圓上,。光刻主要包含感光膠涂布,、烘烤、光罩對準(zhǔn),、 曝光和顯影等程序,。曝光方式包括：紫外線、極紫外光,、X射線,、電子束等。

　　2. 刻蝕（蝕刻）

　　刻蝕是將材料使用化學(xué)反應(yīng)或物理撞擊作用而移除的技術(shù)。干刻蝕（dry etching）利用等離子體撞擊晶片表面所產(chǎn)生的物理作用,，或等離子體與晶片表面原子間的化學(xué)反應(yīng),，或者兩者的復(fù)合作用。濕刻蝕（wet etching）使用的是化學(xué)溶液,，經(jīng)過化學(xué)反應(yīng)達(dá)到刻蝕的目的,。

　　3. 化學(xué)氣相沉積（CVD）

　　CVD利用熱能、放電或紫外光照射等化學(xué)反應(yīng)的方式,，將反應(yīng)物在晶圓表面沉積形成穩(wěn)定固態(tài)薄膜（film）的一種沉積技術(shù),。CVD技術(shù)在芯片制程中運(yùn)用極為廣泛，如介電材料（dielectrics）,、導(dǎo)體或半導(dǎo)體等材料都能用CVD技術(shù)完成,。

　　4. 物理氣相沉積（PVD）

　　PVD是物理制程而非化學(xué)制程，一般使用氬等氣體,，在真空中將氬離子加速以撞擊濺鍍靶材后,，可將靶材原子一個個濺擊出來，并使被濺擊出來的材質(zhì)如雪片般沉積在晶圓表面,。

　　5. 離子植入（Ion Implant）

　　離子植入可將摻雜物以離子型態(tài)植入半導(dǎo)體組件的特定區(qū)域上,，以獲得精確的電特性。離子先被加速至足夠能量與速度,，以穿透（植入）薄膜,，到達(dá)預(yù)定的植入深度。離子植入可對植入?yún)^(qū)內(nèi)的摻質(zhì)濃度加以精密控制,。

　　6. 化學(xué)機(jī)械研磨（CMP）

　　化學(xué)機(jī)械研磨技術(shù)具有研磨性物質(zhì)的機(jī)械式研磨與酸堿溶液的化學(xué)式研磨兩種作用,，可以使晶圓表面達(dá)到全面性的平坦化，以利后續(xù)薄膜沉積,。

　　7. 清洗

　　清洗的目的是去除金屬雜質(zhì),、有機(jī)物污染、微塵與自然氧化物,；降低表面粗糙度,；幾乎所有制程前后都需要清洗。

　　8. 晶片切割（Die Saw）

　　晶片切割是將加工完成的晶圓上一顆顆晶粒裸芯片（die）切割分離,，便于后續(xù)封裝測試,。

　　雖然不同的Foundry廠的流程大致相同，但不同的工藝控制能力造就了各廠家在先進(jìn)制程上的區(qū)別,，隨著制程進(jìn)入5nm,，能夠量產(chǎn)的芯片制造商就屈指可數(shù)了，目前能夠量產(chǎn)5nm芯片的只有TSMC和SAMSUNG,。兩千多道工藝制程中隱藏著Foundry的無窮的智慧和雄厚的財(cái)力,，并不是說有了先進(jìn)的設(shè)備,，就能造出合格的芯片。雖然先進(jìn)制程是技術(shù)發(fā)展的方向,，我們也不能忽視成熟制程,。成熟制程依然有很大市場份額。下圖是按成熟制程（節(jié)點(diǎn)≥40nm）產(chǎn)能排序的全球晶圓代工廠商Top榜單,。

　　可以看出,，成熟制程產(chǎn)能排名前四的廠商分別為：臺積電（市占率28％），聯(lián)電（13％）,，中芯國際（11％）,，三星（10%）。成熟制程在2020年非?；鸨a(chǎn)能嚴(yán)重短缺,，這給各大晶圓代工廠帶來了巨大的商機(jī),。而從2021年的產(chǎn)業(yè)發(fā)展形勢來看，這種短缺狀況在近期內(nèi)還難以緩解,。

　　2.3 材料

　　生產(chǎn)集成電路的材料有成千上萬種,，我們就以最為典型的硅晶圓和光刻膠進(jìn)行分析。

       硅晶圓

　　硅晶圓是集成電路行業(yè)的糧食,，是最主要最基礎(chǔ)的集成電路材料,，90%以上的芯片在硅晶圓上制造，目前300mm硅晶圓是芯片制造的主流材料,，使用比例超過70%,。曾經(jīng)，我國300mm半導(dǎo)體硅片100%依賴進(jìn)口,，是我國集成電路產(chǎn)業(yè)鏈建設(shè)與發(fā)展的主要瓶頸,。

全球主要的半導(dǎo)體硅晶圓供應(yīng)商包括日本信越化學(xué)（Shin-Estu）、日本盛高（SUMCO）,、德國Siltronic,、韓國SK Siltron以及中國臺灣的環(huán)球晶圓、合晶科技等公司,。五大晶圓供貨商的全球市占率達(dá)到了92%,，其中日本信越化學(xué)占27%，日本盛高占26%,，臺灣環(huán)球晶圓占17%,，德國Silitronic占13%，韓國SK Siltron占9%,。

下表列出了全球10大硅晶圓提供商,，供參考,。

　　國內(nèi)的情況，中國大陸半導(dǎo)體硅晶圓銷售額年均復(fù)合增長率達(dá)到41.17%,，遠(yuǎn)高于同期全球半導(dǎo)體硅片市場的25.75%,。但這塊市場并沒有掌握在本土廠商手中，在打造國產(chǎn)化產(chǎn)業(yè)鏈的今天,，還有很大的空間供國內(nèi)晶圓制造商去發(fā)展,。

光刻膠

光刻膠是光刻過程最重要的耗材，光刻膠的質(zhì)量對光刻工藝有著重要影響,。光刻膠可分為半導(dǎo)體光刻膠,、面板光刻膠和PCB光刻膠。其中,，半導(dǎo)體光刻膠的技術(shù)壁壘最高,。

目前全球光刻膠主要企業(yè)有日本合成橡膠（JSR）、東京應(yīng)化（TOK）,、信越化學(xué)（ShinEtsu）,、富士電子（FUJI）、美國羅門哈斯（Rohm&Hass）等,，市場集中度非常高,，所占市場份額超過85%。

下圖顯示的是光刻膠企業(yè)的市場占有率,。

高分辨率的半導(dǎo)體光刻膠是半導(dǎo)體化學(xué)品中技術(shù)壁壘最高的材料,，日美企業(yè)技術(shù)領(lǐng)先國內(nèi)企業(yè)二十年至三十年。從光刻膠技術(shù)水平來看,，國內(nèi)企業(yè)在缺乏經(jīng)驗(yàn),、缺乏專業(yè)技術(shù)人才、缺失關(guān)鍵上游原材料和設(shè)備的條件下,，探索出一條自主研發(fā)之路,，光刻膠高端技術(shù)短期內(nèi)尚難突破，還要很長的路要走,。在PCB領(lǐng)域,，國產(chǎn)光刻膠具備了一定的量產(chǎn)能力，已經(jīng)實(shí)現(xiàn)對主流廠商供貨,。

　　03

　　封 裝 測 試

　　封裝測試是集成電路三大產(chǎn)業(yè)中的最后一個環(huán)節(jié),。一般認(rèn)為封裝測試的技術(shù)含量和實(shí)現(xiàn)難度比前兩者低，但是隨著SiP及先進(jìn)封裝技術(shù)的出現(xiàn)和迅速發(fā)展,，需要重新定義芯片的封裝和測試,。

SiP及先進(jìn)封裝在封裝原來的三個特點(diǎn)：芯片保護(hù)、尺度放大,、電氣連接的基礎(chǔ)上,，增加了三個新特點(diǎn)：提升功能密度,、縮短互聯(lián)長度、進(jìn)行系統(tǒng)重構(gòu),，因此其復(fù)雜程度和實(shí)現(xiàn)難度與傳統(tǒng)的封裝相比有很大程度的提升,。

同時，SiP及先進(jìn)封裝也給封裝測試提出了新的機(jī)遇和挑戰(zhàn),。

　　3.1 芯片封裝

　　我們從封裝設(shè)計(jì)和產(chǎn)品封裝兩方面來分析芯片封裝,。

　　1）封裝設(shè)計(jì)

　　早先的封裝中沒有集成（Integration）的概念，封裝設(shè)計(jì)是比較簡單的,，對工具要求也很低,，Auto CAD就是常用的封裝設(shè)計(jì)工具，隨著MCM,、SiP技術(shù)的出現(xiàn),，封裝設(shè)計(jì)變得越來越復(fù)雜，加上目前SiP,、先進(jìn)封裝,、Chiplet、異構(gòu)集成概念的市場接受度越來越高,，封裝內(nèi)集成的復(fù)雜度和靈活度急劇上升，對封裝設(shè)計(jì)的要求也越來越高,，

　　SiP和先進(jìn)封裝設(shè)計(jì)工具目前只有Cadence和 Siemens EDA（Mentor）兩家,，Cadence是老牌的封裝設(shè)計(jì)EDA提供商，市場占有率高,，用戶的忠誠度也比較高,。

　　Siemens EDA（Mentor）是封裝設(shè)計(jì)領(lǐng)域的后起之秀，但其技術(shù)先進(jìn)性上則體現(xiàn)了“后浪”的特點(diǎn),。業(yè)界大佬TSMC, Intel, SAMSUNG紛紛選擇Siemens EDA作為其先進(jìn)封裝（HDAP）的首選工具,，主要在于兩點(diǎn)：先進(jìn)的設(shè)計(jì)工具和強(qiáng)悍的驗(yàn)證工具。

　　首先我們說說設(shè)計(jì)工具,，在一次技術(shù)論壇中,，我說：“不同于傳統(tǒng)封裝設(shè)計(jì)，先進(jìn)封裝和SiP設(shè)計(jì)對3D環(huán)境要求很高,，3D設(shè)計(jì)環(huán)境不在于是否看上去很直觀,、絢麗，而在于對客觀元素的精準(zhǔn)描述,，包括鍵合線,、腔體、芯片堆疊,、硅轉(zhuǎn)接板,、2.5D集成,、3D集成，Bump…”

　　在這一點(diǎn)上,，Siemens EDA的SiP及先進(jìn)封裝設(shè)計(jì)工具已經(jīng)遠(yuǎn)遠(yuǎn)將其競爭對手拋在身后,。下圖為先進(jìn)封裝版圖設(shè)計(jì)工具XPD中的封裝設(shè)計(jì)3D截圖，4組芯片堆疊中,，每組5顆芯片（4HBM+1Logic）以3D TSV連接在一起,，和GPU一起集成在硅轉(zhuǎn)接板（2.5D TSV）上，硅轉(zhuǎn)接板和電阻,、電容等一起集成在封裝基板上,。

　　XPD中的先進(jìn)封裝設(shè)計(jì)截圖（3D）

　　該設(shè)計(jì)中包含了3D集成、2.5D集成,、倒裝焊,、Bump、多基板集成等多種方式,，在XPD設(shè)計(jì)環(huán)境中得到了精準(zhǔn)的實(shí)現(xiàn),。

先進(jìn)封裝驗(yàn)證工具包括電氣驗(yàn)證和物理驗(yàn)證，電氣驗(yàn)證包含80多條規(guī)則,，對整個系統(tǒng)進(jìn)行信號完整性,、電源完整性、EMI\EMC等電氣相關(guān)的檢查和驗(yàn)證,，物理驗(yàn)證則是基于IC驗(yàn)證工具Calibre,，整合出Calibre 3D STACK，專門用于3D先進(jìn)封裝的物理驗(yàn)證,。

隨著封裝內(nèi)的集成度,、設(shè)計(jì)復(fù)雜度越來越高，對工具的要求也越來越高,，另外,，在先進(jìn)封裝領(lǐng)域，封裝設(shè)計(jì)和芯片設(shè)計(jì)的協(xié)同度日益提高,，在某種程度上有逐漸融合的趨勢,，因此對協(xié)同設(shè)計(jì)的要求也日益提升。

關(guān)于SiP,、微系統(tǒng),、先進(jìn)封裝的詳細(xì)設(shè)計(jì)方法和實(shí)際案例，可參考電子工業(yè)出版社近期即將出版的新書：《基于SiP技術(shù)的微系統(tǒng)》

　　2）產(chǎn)品封裝

根據(jù)材料和工藝不同,，封裝可以分為塑料封裝,、陶瓷封裝和金屬封裝三種類型。

塑封主要基于有機(jī)基板,，多應(yīng)用于商業(yè)級產(chǎn)品,，體積小,、重量輕、價格便宜,，具有大批量,、低成本優(yōu)勢，但在芯片散熱,、穩(wěn)定性,、氣密性方面相對較差。

陶瓷封裝和金屬封裝則主要基于陶瓷基板,，陶瓷封裝一般采用HTCC基板,，金屬封裝則多采用LTCC基板，對于大功耗產(chǎn)品,，散熱要求高,，可選用氮化鋁基板。

陶瓷封裝特點(diǎn)包括：密封性好,，散熱性能良好,，對極限溫度的抵抗性好，容易拆解,，便于問題分析,；和金屬封裝相比體積相對小，適合大規(guī)模復(fù)雜芯片,，適合航空航天等對氣密性有要求的嚴(yán)苛環(huán)境應(yīng)用,；但價格昂貴，生產(chǎn)周期長,，重量和體積都比同類塑封產(chǎn)品大。

金屬封裝特點(diǎn)包括：密封性好,，散熱性能良好,，容易拆解，靈活性高,；但體積相對較大,，引腳數(shù)量較少，不適合復(fù)雜芯片,，價格貴,，生產(chǎn)周期長，需要組裝金屬外殼和基板,，工序復(fù)雜,，多應(yīng)用于MCM設(shè)計(jì)，航空航天領(lǐng)域應(yīng)用較為普遍,。

陶瓷封裝和金屬封裝內(nèi)部均為空腔結(jié)構(gòu),，具有可拆解的優(yōu)勢,，便于故障查找和問題“歸零”， 因此受到航空航天等領(lǐng)域用戶的歡迎,。

　　3.2 芯片測試

　　芯片測試的項(xiàng)目非常多,，這里我們重點(diǎn)了解一下機(jī)臺測試的系統(tǒng)測試。

　　機(jī)臺測試

　　一般是指采用ATE（Automatic Test Equipment）自動測試設(shè)備來進(jìn)行芯片測試,，測試芯片的基本功能和相應(yīng)的電參數(shù),。機(jī)臺可以提供待測器件DUT（Device Under Test）所需的電源、不同周期和時序的波形,、驅(qū)動電平等,。測試向量（Test Vector）是每個時鐘周期應(yīng)用于器件管腳的用于測試的邏輯1和邏輯0數(shù)據(jù)，是由帶定時特性和電平特性的波形代表,，與波形形狀,、脈沖寬度、脈沖邊緣或斜率以及上升沿和下降沿的位置都有關(guān)系,。

　　測試向量可基于EDA工具的仿真向量（包含輸入信號和期望的輸出）,，經(jīng)過優(yōu)化和轉(zhuǎn)換，形成ATE格式的測試向量,。利用EDA工具建立器件模型,，通過建立一個Testbench仿真驗(yàn)證平臺，對其提供測試激勵,，進(jìn)行仿真,，驗(yàn)證結(jié)果，將輸入激勵和輸出響應(yīng)存儲,，按照ATE向量格式,，生成ATE向量文件。

　　系統(tǒng)測試

　　系統(tǒng)測試也稱為板級系統(tǒng)測試,，是指模擬芯片真實(shí)的工作環(huán)境,，對芯片進(jìn)行各種操作，確認(rèn)其功能和性能是否正常,。除了機(jī)臺測試和系統(tǒng)測試之外,，還需要對芯片進(jìn)行了一系列的試驗(yàn)和考核，內(nèi)容包括：熱沖擊,、溫度循環(huán),、機(jī)械沖擊、掃頻震動,、恒定加速度,、鍵合強(qiáng)度、芯片剪切強(qiáng)度、穩(wěn)態(tài)壽命,、密封,、內(nèi)部水汽含量、耐濕氣等試驗(yàn),。只有所有的測試都順利通過了,，一顆芯片才能算成功，作為合格的產(chǎn)品應(yīng)用到下一個環(huán)節(jié),。

　　自主可控總結(jié)

　　最后,，結(jié)合下面表格，我們對自主可控作一個簡單總結(jié),。

　　從表格可以看出,，我們在IC設(shè)計(jì)流程、封裝（SiP）設(shè)計(jì),，以及在產(chǎn)品封裝,、芯片測試環(huán)節(jié)的自主可控程度比較高；在刻蝕機(jī),、芯片工藝制程上有一定的自主可控性,，而在EDA，IP,，光刻機(jī),，硅晶元，光刻膠等環(huán)節(jié)自主可控的程度非常低,，所以高端芯片很容易被“卡脖子”,，因?yàn)楦叨诵酒玫降腅DA，IP,，光刻機(jī),，硅晶元，光刻膠幾乎全部依賴進(jìn)口,。

      自主可控相對較高的IC設(shè)計(jì)流程,、封裝（SiP）設(shè)計(jì)也幾乎全部依賴進(jìn)口的EDA工具，在產(chǎn)品封裝和芯片測試環(huán)節(jié),，封裝設(shè)備和測試設(shè)備大約80%以上是進(jìn)口設(shè)備,；工藝制程上高端芯片同樣也無法自主生產(chǎn),?？紤]到這些，不由得讓我們無法盲目樂觀,，因?yàn)樵酵搭^挖掘,，自主可控的比例就越低。

當(dāng)別人不卡脖子的時候，不要趾高氣揚(yáng),，似乎一切盡在掌控,；當(dāng)別人卡脖子的時候，不要突然發(fā)現(xiàn),，竟然全身上下都是脖子,！

　　看完此文，如果以后有人告訴你,，他做的芯片實(shí)現(xiàn)了100%的自主可控,，我們就可以從上面的環(huán)節(jié)逐個去分析，一顆芯片從最初的構(gòu)思到最終的產(chǎn)品,，所經(jīng)歷的過程中,，那些環(huán)節(jié)真正是自主可控的？那些環(huán)節(jié)依然是要被卡脖子的,？

　　只有真正認(rèn)識到自身的不足,，實(shí)事求是，踏踏實(shí)實(shí),，一步一個腳印,，并持之以恒，才能在激烈的競爭中不致落后,，從而減少卡脖子事件的發(fā)生,！

另外，即使世界出現(xiàn)了諸多不和諧,，甚至在某些方面矛盾有激化的可能,，但從長遠(yuǎn)來看，合作依然是人類文明的主流,，我們依然要向著這個方向去看,，去努力奮斗！