Intel的10nm工藝現(xiàn)在改名叫7nm了，原7nm改名叫4nm,，原7nm+改名叫3nm，原5nm改名叫20A,，原5nm+則叫做18A——驚不驚喜,，意不意外？這是Intel未來(lái)5年內(nèi)的半導(dǎo)體制造工藝節(jié)點(diǎn)新規(guī)劃,，Intel還宣布2025年要重現(xiàn)昔日榮光（technology leadership by 2025,，主要是從每瓦性能的角度）。好像把工藝節(jié)點(diǎn)的名字改掉,，的確是個(gè)不錯(cuò)的捷徑——你看10nm改叫7nm以后,，7nm瞬間就提前量產(chǎn)了……

　　這則消息當(dāng)然引發(fā)了不少吐槽，工藝節(jié)點(diǎn)的名字怎么說(shuō)改就改了,？這篇文章就來(lái)說(shuō)道說(shuō)道最近的Intel Accelerated活動(dòng)中,，Intel放出的有關(guān)其制造工藝的新技術(shù)，以及對(duì)未來(lái)的展望,，看看Intel的工藝改名計(jì)劃究竟靠不靠譜,。

　　事實(shí)上，在Intel CEO Pat Gelsinger上任以來(lái),，Intel的市場(chǎng)活動(dòng)也愈發(fā)頻繁了,，這在我們看來(lái)是個(gè)積極的信號(hào)——畢竟現(xiàn)如今Intel在制造工藝上落后于競(jìng)爭(zhēng)對(duì)手,，牽動(dòng)著Intel整個(gè)公司的發(fā)展脈絡(luò)。包括此前Intel宣布IDM 2.0計(jì)劃,，其中有兩個(gè)對(duì)Intel而言頗具變革性的事件：Intel的部分芯片會(huì)外包給其他foundry廠(chǎng)制造（如臺(tái)積電）,，以及Intel的foundry廠(chǎng)也要開(kāi)始接外部的單子了（也就是所謂的IFS服務(wù)）。

　　Intel這兩天放出的消息包括：亞馬遜和高通會(huì)成為IFS的首批客戶(hù)——這是個(gè)大新聞,，雖然我們不清楚亞馬遜和高通會(huì)把具體什么樣的芯片交給Intel去造,。

　　除此之外，就是Intel原本的工藝節(jié)點(diǎn)名字作了改動(dòng),，當(dāng)然并不像文首說(shuō)得這么簡(jiǎn)單,；還有未來(lái)5年內(nèi)一些大方向的技術(shù)路線(xiàn)，比如說(shuō)2024年的20A工藝要開(kāi)始采用RibbonFET晶體管了（也就是Gate All Around FET）,、新增一種PowerVia技術(shù),；封裝工藝方面，EMIB要迭代換bump間距更校的版本,，而Foveros則將更新第三代的Foveros Omni,，以及第四代的Foveros Direct,。

　　我們來(lái)逐項(xiàng)簡(jiǎn)單看看,，這些工藝技術(shù)能不能讓Intel在2025年重現(xiàn)昔日榮光。注意本文的最后兩部分為選讀內(nèi)容,，感興趣的讀者可選擇性閱讀,。

　　Intel工藝節(jié)點(diǎn)改名，是不是噱頭,？

　　我們多次撰文重申過(guò),，如今foundry廠(chǎng)所謂的“幾nm”工藝，事實(shí)上并不存在現(xiàn)實(shí)意義——比如市場(chǎng)上采用7nm或5nm工藝制造的芯片,，其晶體管器件并不存在任何一個(gè)圍度的物理尺寸是7nm或5nm,。如今的工藝節(jié)點(diǎn)名稱(chēng)，只是個(gè)稱(chēng)謂,，已經(jīng)不具備數(shù)據(jù)上的指導(dǎo)意義,。

　　而且不同的foundry廠(chǎng)，對(duì)某一個(gè)工藝節(jié)點(diǎn)的定義還差別巨大,，比如臺(tái)積電5nm和三星5nm,，根本就不是同一個(gè)東西——不僅體現(xiàn)在器件尺寸、密度方面的差異很大,，還體現(xiàn)在臺(tái)積電5nm是相對(duì)7nm的完整迭代,，而三星5nm則只是其7nm的同代加強(qiáng)。

　　這就造成了事實(shí)上“幾nm”這個(gè)稱(chēng)謂,，不再具有不同廠(chǎng)商之間做對(duì)比的可行性,。如果用“冒進(jìn)”和“保守”來(lái)形容foundry廠(chǎng)的節(jié)點(diǎn)名稱(chēng)特點(diǎn),，無(wú)疑三星是最為冒進(jìn)的，而Intel則是最保守的,。此前我們撰文探討過(guò)Intel的+/++/+++命名法,，或許以三星的標(biāo)準(zhǔn)來(lái)看，Intel的14nm+++工藝,，完全可以命名為12nm,，甚至10nm。

　　這導(dǎo)致,，Intel的工藝看起來(lái)一直在原地踏步,，一個(gè)加號(hào)跟著一個(gè)加號(hào)；而別家的工藝則可能在此期間“看起來(lái)”已經(jīng)更新了兩代?，F(xiàn)在foundry廠(chǎng)的制造工藝節(jié)點(diǎn)命名已經(jīng)徹底放飛自我了,，尤其是三星。

　　單純從晶體管密度（對(duì)應(yīng)工藝的最高密度單元）角度來(lái)看,，Intel 10nm工藝的晶體管密度為100.76 MTr/mm?（百萬(wàn)晶體管/平方毫米）,；而三星7nm工藝（7LPP）晶體管密度為95.08 MTr/mm?（Wikichip估算的數(shù)據(jù)）。雖然高密度單元的晶體管密度,，并不能簡(jiǎn)單說(shuō)明工藝節(jié)點(diǎn)的性能表現(xiàn),，但這兩個(gè)數(shù)字對(duì)比大致上可以體現(xiàn)這兩家foundry廠(chǎng)在工藝節(jié)點(diǎn)命名上的偏向性。

　　事實(shí)上,，從Intel的規(guī)劃來(lái)看其原本的7nm工藝,，在晶體管密度上比臺(tái)積電5nm也要高出一截，預(yù)期理論性能也會(huì)高于后者,，但I(xiàn)ntel 7nm的延期也是眾所周知的了,。

　　更夸張的還可以體現(xiàn)在后續(xù)工藝節(jié)點(diǎn)上，早前Intel規(guī)劃中的7nm節(jié)點(diǎn)晶體管密度預(yù)計(jì)會(huì)超過(guò)200 MTr/mm?,；而三星4nm（4LPE）工藝晶體管密度也才137 MTr/mm?（Wikichip估算的數(shù)據(jù)）,。從晶體管密度這個(gè)角度來(lái)看，和三星一比,，Intel把原本的10nm++改名為7nm,，將原本的7nm改名為4nm是不是顯得相當(dāng)合情合理？雖然仍需重申,，晶體管密度值（尤其特指HD單元）并不能作為某代工藝節(jié)點(diǎn)實(shí)際表現(xiàn)的唯一參考,。

　　基于此，Intel期望將自家的工藝節(jié)點(diǎn)命名方法,，與行業(yè)的普遍做法（其實(shí)也就是臺(tái)積電和三星的做法）“對(duì)齊”,，徹底舍棄+++式命名方法，力爭(zhēng)向三星看齊（誤）……比如這次將7nm改名為4nm,，就是為了表明其規(guī)劃中原7nm工藝,，是優(yōu)于臺(tái)積電5nm工藝的,。

　　目前依然落后的事實(shí)，與5年計(jì)劃

　　我們甚至認(rèn)為,，市場(chǎng)宣傳上Intel早就該這么做了,。不過(guò)這種工藝節(jié)點(diǎn)改名策略，對(duì)其客戶(hù)（無(wú)論是芯片設(shè)計(jì)廠(chǎng)商,，還有更下游的PC OEM廠(chǎng)商）而言,，并不存在太大影響，畢竟工藝節(jié)點(diǎn)并不會(huì)因?yàn)槊Q(chēng)變化而讓制造技術(shù)發(fā)生實(shí)質(zhì)性變化,。但這種改名策略,，對(duì)于技術(shù)愛(ài)好者、行業(yè)分析師,，以及公司股票而言可能都有更積極的價(jià)值,。

　　Intel這次的工藝改名計(jì)劃整體上還是沒(méi)有表現(xiàn)得十分激進(jìn)，至少和三星比是如此（誤）,。所以雖然改了名字,，但也沒(méi)有改變Intel制造工藝技術(shù)現(xiàn)階段落后于競(jìng)爭(zhēng)對(duì)手的事實(shí)。我們來(lái)看看這次究竟是怎么改名的,。

　?。?）首先是10nm SuperFin（10SF）工藝節(jié)點(diǎn)名稱(chēng)不變，畢竟采用10SF工藝的產(chǎn)品已經(jīng)大規(guī)模上市了,，主要包括11代酷睿Tiger Lake,。再改名的話(huà)容易引起混亂,。這兩年Intel在10nm工藝上始終處于難產(chǎn)狀態(tài),，隨Tiger Lake-H45的發(fā)布，10nm的良率和產(chǎn)能應(yīng)當(dāng)都已經(jīng)完全跟上,。Intel也確認(rèn)10nm晶圓產(chǎn)量目前已高于14nm晶圓,。10SF工藝相比初代10nm工藝的改進(jìn)，此前我們撰文詳述過(guò),。

　?。?）就AMD和Intel的x86處理器來(lái)看，Intel實(shí)際上未能達(dá)成在10SF工藝上相比臺(tái)積電7nm工藝的絕對(duì)領(lǐng)先,，尤其是較低性能區(qū)間的功耗表現(xiàn)上,。那么改進(jìn)版的10nm Enhanced SuperFin（10ESF，也就是10nm++）計(jì)劃中應(yīng)該是強(qiáng)于競(jìng)品7nm的,，所以10ESF更名為Intel 7,。

　　所以Intel 7理論上當(dāng)算是10nm工藝的同代改良。今年年底預(yù)計(jì)我們就能見(jiàn)到采用Intel 7工藝的產(chǎn)品,，包括12代酷睿Alder Lake,，還有明年初的至強(qiáng)Sapphire Rapids,，這才叫通過(guò)改名瞬間實(shí)現(xiàn)7nm量產(chǎn)……據(jù)說(shuō)Intel 7的確帶來(lái)了一些尺寸上的變化，在能耗控制,、供電,、金屬堆棧方面均有變化，具體情況未知,。Intel宣稱(chēng)Intel 7相比10SF實(shí)現(xiàn)了10-15%的每瓦性能提升,，而且強(qiáng)調(diào)“這等同于完整節(jié)點(diǎn)迭代帶來(lái)的性能提升”。

　?。?）其次是原本的7nm更名為Intel 4,，計(jì)劃2022年下半年量產(chǎn)——也就是此前Intel CEO宣布已經(jīng)在今年Q2達(dá)成tape-in的節(jié)點(diǎn)，14代酷睿Meteor Lake,、至強(qiáng)Granite Rapids會(huì)采用Intel 4工藝,。計(jì)劃中這也是Intel首個(gè)將要采用EUV極紫外光刻技術(shù)的工藝（Wikichip的數(shù)據(jù)是會(huì)有至多12層采用EUV），主要是在BEOL,；Intel 4預(yù)計(jì)相比Intel 7可達(dá)成20%的每瓦性能提升,。

　　（4）Intel 3節(jié)點(diǎn)理論上應(yīng)該是此前的原7nm+工藝,，相比Intel 4預(yù)計(jì)實(shí)現(xiàn)18%的每瓦性能提升,。具體工藝上會(huì)有個(gè)晶體管更密集的HP（高性能）標(biāo)準(zhǔn)單元庫(kù)；縮減via電阻,；用到更多的EUV層,。Intel 3量產(chǎn)時(shí)間定在2023年下半年。

　　其實(shí)從Intel 4和Intel 3這兩代節(jié)點(diǎn)的規(guī)劃時(shí)間來(lái)看,，雖然工藝節(jié)點(diǎn)名稱(chēng)下探到了3nm,，但時(shí)間還是比臺(tái)積電和三星規(guī)劃中的3nm更晚。所以到這個(gè)階段,，改名也并未改變工藝落后的事實(shí),。

　　值得一提的是Intel 3工藝節(jié)點(diǎn)仍會(huì)繼續(xù)沿用FinFET晶體管。這樣一來(lái),，在3nm節(jié)點(diǎn)上,，僅有三星選擇了轉(zhuǎn)向GAAFET結(jié)構(gòu)晶體管（臺(tái)積電稱(chēng)其為GAAFET，三星稱(chēng)其為MCBFET）,。不過(guò)此前我們?cè)?nm解讀文章中也提到了三星4nm會(huì)成為一個(gè)新的完整迭代節(jié)點(diǎn),，三星4nm規(guī)劃上不再作為7nm的同代改良節(jié)點(diǎn)。

　?。?）而Intel轉(zhuǎn)向GAAFET結(jié)構(gòu)晶體管預(yù)計(jì)要等到2024年上半年的Intel 20A,。這個(gè)節(jié)點(diǎn)名字比較奇特，單位A不再是納米,，而是“埃（angstrom）”,，1納米=10埃,。果然foundry廠(chǎng)對(duì)工藝節(jié)點(diǎn)命名都逐漸我行我素了，不知道臺(tái)積電和三星會(huì)不會(huì)跟進(jìn),。Intel把自家的Gate-All-Around FET晶體管稱(chēng)作“RibbonFET”,。隨Intel 20A一同到來(lái)的，還有PowerVia技術(shù),。有關(guān)RibbonFET和PowerVia,，后文會(huì)提到。

　　單純從轉(zhuǎn)向GAAFET的速度來(lái)看,，Intel 20A在時(shí)間節(jié)點(diǎn)上會(huì)比臺(tái)積電和三星至少晚1年（臺(tái)積電2nm）,。不過(guò)到這時(shí)，可能很難再預(yù)期評(píng)價(jià)這幾家foundry廠(chǎng)彼時(shí)的能力,。三星雖然更早轉(zhuǎn)向GAAFET,，但我們對(duì)其3nm工藝是不樂(lè)觀(guān)的——雖然三星3GAA工藝PDK前年就進(jìn)入了Alpha階段，宣稱(chēng)3GAA工藝量產(chǎn)是明年,。

　　但從三星在IEDM上更新的數(shù)字來(lái)看,，其3nm工藝的性能和功耗表現(xiàn)提升實(shí)在稱(chēng)不上亮眼（相比7nm有10-15%性能提升，25-30%功耗降低）,，相比三星2019年最初給出的數(shù)字也更保守了,。加上三星目前對(duì)待4nm的態(tài)度發(fā)生變化，不負(fù)責(zé)任地猜測(cè)三星3nm工藝有可能會(huì)不及預(yù)期（時(shí)間和表現(xiàn)兩方面）,。

　　而臺(tái)積電這邊在3nm節(jié)點(diǎn)上,，此前相當(dāng)自信地表示，F(xiàn)inFET仍有余地實(shí)現(xiàn)較大程度的性能與功耗表現(xiàn)提升,。N3雖然仍采用FinFET,，卻能夠?qū)崿F(xiàn)相比N5大約50%的性能提升、30%的功耗縮減,。后續(xù)N2節(jié)點(diǎn)轉(zhuǎn)向GAAFET的技術(shù)細(xì)節(jié)目前未知,。從已知信息看來(lái)，臺(tái)積電在2nm時(shí)代仍將有顯著優(yōu)勢(shì),，不過(guò)這話(huà)可能說(shuō)得有點(diǎn)遠(yuǎn)了。

　　值得一提的是,，Intel 3,、Intel 20A工藝均面向芯片設(shè)計(jì)客戶(hù)開(kāi)放，也就是Intel IDM 2.0計(jì)劃中的IFS服務(wù),。

　?。?）最后是Intel規(guī)劃中要重回領(lǐng)導(dǎo)者地位的Intel 18A，預(yù)計(jì)2025年（下半年,？）量產(chǎn),。Intel有信心在這一代產(chǎn)品上重回“領(lǐng)導(dǎo)者”地位,，似乎是基于Intel屆時(shí)會(huì)采用ASML最新的high-NA（高數(shù)值孔徑）EUV光刻機(jī)，Intel宣稱(chēng)會(huì)成為業(yè)界首個(gè)拿到這種光刻機(jī)的企業(yè),。恰巧我們最近拜訪(fǎng)了ASML China位于上海的辦公室,，ASML也提到光刻機(jī)越大的NA，就能實(shí)現(xiàn)更高的光刻分辨率,。

　　NA數(shù)值孔徑的概念和攝影鏡頭中的光圈（入瞳徑）比較類(lèi)似,，簡(jiǎn)單理解它決定了EUV光束寬度。越寬的光束,，打到晶圓上,、強(qiáng)度越甚（可能也相關(guān)更大的衍射角）。AnandTech給出的數(shù)據(jù)提到,，目前EUV系統(tǒng)的NA值是0.33,，而新系統(tǒng)會(huì)達(dá)到NA 0.55。Intel或許就有機(jī)會(huì)搶占這一高地,，畢竟Intel入局EUV應(yīng)該是三大主要市場(chǎng)參與者中最晚的,。

　　Intel如果真的想要在未來(lái)5年內(nèi)重回昔日領(lǐng)導(dǎo)者地位，恐怕需要嚴(yán)格按照這份計(jì)劃表來(lái)執(zhí)行,，甚至某些情況下需要超額達(dá)成目標(biāo)才有機(jī)會(huì),。以行業(yè)與Intel此前公布計(jì)劃表的常規(guī)來(lái)看，大家普遍很難按時(shí)達(dá)成目標(biāo),，所以這份時(shí)間表執(zhí)行起來(lái)大概還存在諸多變數(shù),，也包括臺(tái)積電和三星。

　　有關(guān)RibbonFET晶體管,、PowerVia技術(shù)（選讀）

　　有關(guān)Intel制造工藝節(jié)點(diǎn)改名和5年規(guī)劃的梗概,，就談到這里；雖然其中變數(shù)甚多,，但對(duì)于提振Intel及其生態(tài)的信心應(yīng)該是很有價(jià)值的,。以下內(nèi)容談?wù)処ntel Accelerated活動(dòng)中強(qiáng)調(diào)的幾個(gè)重點(diǎn)技術(shù)，作為本文的選讀內(nèi)容,。包括Intel 20A工藝要引進(jìn)的GAAFET晶體管——名為RibbonFET,，和一同出現(xiàn)的PowerVia技術(shù)；以及Intel對(duì)于EMIB和Foveros的2.5D/3D封裝工藝更新,。

　　對(duì)Gate-All-Around場(chǎng)效應(yīng)晶體管有過(guò)了解的同學(xué),，對(duì)其結(jié)構(gòu)應(yīng)該也不會(huì)陌生了。GAAFET被認(rèn)為是FinFET之后,，器件尺寸進(jìn)一步微縮之時(shí),，將會(huì)采用的一種新型晶體管結(jié)構(gòu)。Intel的這張圖很好地解讀了GAAFET和FinFET的結(jié)構(gòu)差異。Intel把自家的GAAFET稱(chēng)作RobbinFET,。

　　左邊的FinFET是Intel早在22nm時(shí)期就引入的一種Tri-Gate晶體管器件,，有3個(gè)fin。其實(shí)FinFET相比更早期的平面晶體管結(jié)構(gòu),，凸起的fin很好地增加了它與gate之間的接觸面積——在晶體管尺寸微縮的同時(shí),，又能增加驅(qū)動(dòng)電流。而3個(gè)fin,，則進(jìn)一步增加了總的驅(qū)動(dòng)電流,，實(shí)現(xiàn)性能的提升。

　　在器件進(jìn)一步微縮的過(guò)程里,，GAAFET結(jié)構(gòu)變化也是為了達(dá)成這種目的,，看起來(lái)就像是以前的fin轉(zhuǎn)了個(gè)方向。Intel展示的PMOS和NMOS器件都是4-stack nanoribbon設(shè)計(jì),，可能是研究權(quán)衡下的結(jié)果,。

　　除了RibbonFET之外，2024年將要到來(lái)的Intel 20A工藝另一個(gè)比較重要的技術(shù)叫PowerVia,。比較傳統(tǒng)的芯片制造,，是先從晶體管層和M0層開(kāi)始，再往上會(huì)疊十幾,、二十層金屬層,。金屬層通常逐層尺寸變大，這些金屬層用于芯片不同區(qū)域,、晶體管之間的連線(xiàn),；最頂層用于外部連接。一般上方的這些連線(xiàn)遍布著供電網(wǎng)絡(luò)和信號(hào)通路,。

　　PowerVia就不是這么干的——這種技術(shù)會(huì)把所有供電網(wǎng)絡(luò)全部都移到晶體管另一側(cè)（back-side power delivery）,，令供電網(wǎng)絡(luò)放在晶體管底下。Intel表示,，傳統(tǒng)的互聯(lián)技術(shù),，供電和信號(hào)線(xiàn)路混雜，對(duì)性能和功耗都會(huì)有影響,。傳統(tǒng)方案在設(shè)計(jì)上需要確保沒(méi)有信號(hào)干擾——供電線(xiàn)路就是信號(hào)通路的干擾,；互聯(lián)信號(hào)通路本身也會(huì)對(duì)供電電阻產(chǎn)生影響。所以把雙方移到晶體管兩側(cè)也就解決了問(wèn)題,。

　　如此一來(lái),，供電網(wǎng)絡(luò)就能直接連接晶體管，而不需要通過(guò)上方的互聯(lián)堆棧,；而信號(hào)互聯(lián)又能更密集，信號(hào)傳輸效率、包括延遲表現(xiàn)也就有了提升,；電力互聯(lián)部分電阻也減少,。最終實(shí)現(xiàn)性能、功耗,、面積的同時(shí)優(yōu)化,。

　　PowerVia應(yīng)該是行業(yè)內(nèi)對(duì)于back-side power delivery技術(shù)比較早的踐行了，雖然也要等到2024年的Intel 20A,。而且這種技術(shù)本身也存在很多挑戰(zhàn),，比如說(shuō)在這種技術(shù)下，晶體管是夾在兩者中間的——以前傳統(tǒng)制造方案,，雖然制造的時(shí)候晶體管在底層,，但封裝時(shí)通常以倒裝的方式進(jìn)行，最終晶體管實(shí)際上位于最頂層——而現(xiàn)在夾在中間,，則散熱問(wèn)題需要考慮,。

　　還有其他各種工序、制造難度增加之類(lèi)的問(wèn)題,。這類(lèi)技術(shù)的開(kāi)發(fā)在業(yè)內(nèi)已經(jīng)持續(xù)多年了,，相關(guān)paper也時(shí)有發(fā)布，其現(xiàn)存的技術(shù)挑戰(zhàn)依然不少,。Intel表示在PowerVia技術(shù)上研究良久,，現(xiàn)有成果也令其有信心將其應(yīng)用于大規(guī)模量產(chǎn)。

　　EMIB與Foveros封裝技術(shù)更新（選讀）

　　Intel EMIB和Foveros作為2.5D/3D封裝時(shí)代的技術(shù),，我們?cè)诖饲暗奈恼轮幸呀?jīng)有過(guò)介紹了,。它們都是把多顆die/chiplet，連接起來(lái)的封裝技術(shù),。其中EMIB（Embedded Multi-Die Interconnect Bridge）,，和直接通過(guò)封裝基板走線(xiàn)、以及藉由interposer硅中介來(lái)實(shí)現(xiàn)chiplet的互聯(lián)（典型如臺(tái)積電CoWoS）這兩種方案都不同,，如下圖第三種方案,。

　　EMIB通過(guò)所謂的silicon bridge——將其直接嵌入到封裝基板，以較低成本（相比硅中介）實(shí)現(xiàn)chiplet之間相對(duì)比較高效的互聯(lián),。有關(guān)EMIB,，本文不再多做介紹，Intel對(duì)EMIB的宣傳也不是一天兩天了,，也有類(lèi)似Kaby Lake G這種比較知名的產(chǎn)品問(wèn)世（就是Intel CPU+AMD GPU核顯的那款神奇處理器芯片）,。

　　這項(xiàng)封裝技術(shù)未來(lái)還會(huì)應(yīng)用于包括至強(qiáng)Sapphire Rapids、14代酷睿Meteor Lake以及數(shù)據(jù)中心GPU產(chǎn)品之上——EMIB的大規(guī)模應(yīng)用,，預(yù)計(jì)也會(huì)讓Intel處理器堆CPU核心不再像現(xiàn)在這么難,。

　　不過(guò)Intel這次提到,，EMIB的bump間距未來(lái)會(huì)進(jìn)一步縮減。Chiplet連接到silicon bridge的時(shí)候,，是通過(guò)bump連接的,，bump間距縮減也就實(shí)現(xiàn)了更高的連接密度、更大的帶寬,、更小的bridge尺寸,。2017年的初代EMIB技術(shù)bump間距為55μm，下一代會(huì)縮減至45μm,，第三代則進(jìn)一步縮減至小于40μm,。

　　至于Foveros 3D封裝，Intel此前小規(guī)模生產(chǎn)的酷睿Lakefield芯片就是典型,，是一種將不同的chiplet/die垂直堆疊起來(lái)的技術(shù),。此前Lakefield芯片，主要是base die和compute die兩層的Foveros 3D堆疊,。其中base die采用22FFL工藝制造,，這層die包括了I/O、安全相關(guān)的組成部分,；而上層的compute die則主要有CPU,、GPU核心之類(lèi)的計(jì)算組成部分，采用10nm工藝制造,。

　　Foveros,、EMIB是可以一起用的，Intel規(guī)劃中的Meteor Lake,、Ponte Vecchio GPU也都會(huì)用上Foveros技術(shù)——不過(guò)相比初代Foveros,，迭代的Foveros也有一些改進(jìn)。據(jù)說(shuō)Meteor Lake要用的二代Foveros（與Intel 4工藝同期）,，會(huì)把bump間距縮減至36μm,，實(shí)現(xiàn)相比初代Foveros翻倍的連接密度。

　　看起來(lái)封裝技術(shù)的互聯(lián)尺寸縮減現(xiàn)下也正如火如荼的進(jìn)行中,。這次Intel主要更新的是Foveros Omni（雙向互聯(lián),，Omni-Directional Interconnect）和Foveros Direct。

　　其中Foveros Omni技術(shù)更新（第三代Foveros）上,，是對(duì)于上層die而言,，可以銅柱（Cu column）的方式直接為上層提供電力和信號(hào)，對(duì)于減少TSV（硅通孔）帶來(lái)的效率損失,、提升信號(hào)完整性都有價(jià)值,。（在初代Foveros的堆疊方案中，上層die的供電需要藉由TSV從底層封裝,、貫穿下層base die,、再抵達(dá)上層,，TSV供電對(duì)本地?cái)?shù)據(jù)通路存在干擾）

　　另外這種技術(shù)在設(shè)計(jì)上，允許下層die比上層die尺寸更小,，上層,、下層die也都可以有多個(gè),，可以體現(xiàn)出更靈活的設(shè)計(jì)和制造方案（不同die也因此可以采用不同的工藝制造）,。

　　把供電部分都移到底層base die外部，其實(shí)本身也有助于bump密度提升,。預(yù)計(jì)Foveros Omni的bump間距為25μm,，密度相比上代提升50%。Foveros Omni預(yù)計(jì)量產(chǎn)是在2023年,。

　　不過(guò)我們從AMD前不久宣布在Zen 3處理器上應(yīng)用的3D V-Cache看來(lái),，臺(tái)積電CoW采用hybrid bonding方案，其bonding間距在量級(jí)上是顯著優(yōu)于Foveros的,。Intel這次更新的Foveros Direct（第四代Foveros）似乎就是一種hybrid bonding（混合鍵合）實(shí)施方案,，采用直接的銅-銅鍵合，而不再是microbump鍵合連接（帶錫焊帽的銅柱,，尺寸相對(duì)更難做小,，也存在電力傳輸損失）。同類(lèi)技術(shù)臺(tái)積電也一直在積極研究,。

　　Intel表示Foveros Direct實(shí)現(xiàn)die-to-die連接的鍵合間距≤10μm,，相比Foveros Omni有著6倍的密度提升（>10000 wires/mm?）。且全銅連接方案也意味著更低的電阻和功耗,。此外,，F(xiàn)overos Direct可以與Omni配合使用——比如兩層die堆疊連接主要采用Foveros Direct，而上層die的電力連接則延伸到下層base die外部采用Foveros Omni方案,。

　　Foveros Direct實(shí)現(xiàn)量產(chǎn)也是2023年,。感覺(jué)從EMIB、Foveros技術(shù)更新來(lái)看,，Intel與臺(tái)積電的較量也正很大程度在2.5D/3D封裝技術(shù)上展開(kāi),。

　　最后總結(jié)一下本文內(nèi)容。（1）Intel將5年內(nèi)的制造工藝作了全線(xiàn)的改名處理,，與業(yè)界常規(guī)工藝節(jié)點(diǎn)命名方案實(shí)現(xiàn)“接軌”,；（2）Intel計(jì)劃在2025年重獲昔日榮光（表現(xiàn)在每瓦性能維度上）；（3）2024年的Intel 20A工藝節(jié)點(diǎn)之上,，Intel將采用RibbonFET晶體管結(jié)構(gòu),，以及PowerVia技術(shù)；（4）未來(lái)幾年內(nèi),，除了工藝節(jié)點(diǎn)跟進(jìn),，EMIB與Foveros封裝技術(shù)也將相應(yīng)獲得更新,。

　　那我們就拭目以待Intel的5年計(jì)劃能否順利執(zhí)行，并達(dá)成Intel所愿,。其實(shí)從大方向來(lái)看,，此前Intel原7nm工藝宣布再度延后之前，Intel也曾在公開(kāi)場(chǎng)合提到過(guò)制造工藝暫時(shí)落后于競(jìng)爭(zhēng)對(duì)手,，并將在5nm時(shí)代回到原有的領(lǐng)導(dǎo)者位置,。考慮原5nm+就是2025年的Intel 18A,，Intel的此番5年計(jì)劃決心似乎也不是近期才有的,。