Intel的10nm工藝現(xiàn)在改名叫7nm了,，原7nm改名叫4nm,，原7nm+改名叫3nm，原5nm改名叫20A,，原5nm+則叫做18A——驚不驚喜,，意不意外？這是Intel未來5年內(nèi)的半導(dǎo)體制造工藝節(jié)點(diǎn)新規(guī)劃,，Intel還宣布2025年要重現(xiàn)昔日榮光（technology leadership by 2025,，主要是從每瓦性能的角度）。好像把工藝節(jié)點(diǎn)的名字改掉,，的確是個不錯的捷徑——你看10nm改叫7nm以后,，7nm瞬間就提前量產(chǎn)了……

　　這則消息當(dāng)然引發(fā)了不少吐槽，工藝節(jié)點(diǎn)的名字怎么說改就改了,？這篇文章就來說道說道最近的Intel Accelerated活動中,，Intel放出的有關(guān)其制造工藝的新技術(shù),，以及對未來的展望，看看Intel的工藝改名計劃究竟靠不靠譜,。

　　事實上,，在Intel CEO Pat Gelsinger上任以來，Intel的市場活動也愈發(fā)頻繁了,，這在我們看來是個積極的信號——畢竟現(xiàn)如今Intel在制造工藝上落后于競爭對手,，牽動著Intel整個公司的發(fā)展脈絡(luò)。包括此前Intel宣布IDM 2.0計劃,，其中有兩個對Intel而言頗具變革性的事件：Intel的部分芯片會外包給其他foundry廠制造（如臺積電）,，以及Intel的foundry廠也要開始接外部的單子了（也就是所謂的IFS服務(wù)）。

　　Intel這兩天放出的消息包括：亞馬遜和高通會成為IFS的首批客戶——這是個大新聞,，雖然我們不清楚亞馬遜和高通會把具體什么樣的芯片交給Intel去造,。

　　除此之外，就是Intel原本的工藝節(jié)點(diǎn)名字作了改動,，當(dāng)然并不像文首說得這么簡單；還有未來5年內(nèi)一些大方向的技術(shù)路線,，比如說2024年的20A工藝要開始采用RibbonFET晶體管了（也就是Gate All Around FET）,、新增一種PowerVia技術(shù)；封裝工藝方面,，EMIB要迭代換bump間距更校的版本,，而Foveros則將更新第三代的Foveros Omni，以及第四代的Foveros Direct,。

　　我們來逐項簡單看看,，這些工藝技術(shù)能不能讓Intel在2025年重現(xiàn)昔日榮光。注意本文的最后兩部分為選讀內(nèi)容,，感興趣的讀者可選擇性閱讀,。

　　Intel工藝節(jié)點(diǎn)改名，是不是噱頭,？

　　我們多次撰文重申過,，如今foundry廠所謂的“幾nm”工藝，事實上并不存在現(xiàn)實意義——比如市場上采用7nm或5nm工藝制造的芯片,，其晶體管器件并不存在任何一個圍度的物理尺寸是7nm或5nm,。如今的工藝節(jié)點(diǎn)名稱，只是個稱謂,，已經(jīng)不具備數(shù)據(jù)上的指導(dǎo)意義,。

　　而且不同的foundry廠，對某一個工藝節(jié)點(diǎn)的定義還差別巨大,，比如臺積電5nm和三星5nm,，根本就不是同一個東西——不僅體現(xiàn)在器件尺寸,、密度方面的差異很大，還體現(xiàn)在臺積電5nm是相對7nm的完整迭代,，而三星5nm則只是其7nm的同代加強(qiáng),。

　　這就造成了事實上“幾nm”這個稱謂，不再具有不同廠商之間做對比的可行性,。如果用“冒進(jìn)”和“保守”來形容foundry廠的節(jié)點(diǎn)名稱特點(diǎn),，無疑三星是最為冒進(jìn)的，而Intel則是最保守的,。此前我們撰文探討過Intel的+/++/+++命名法,，或許以三星的標(biāo)準(zhǔn)來看，Intel的14nm+++工藝,，完全可以命名為12nm,，甚至10nm。

　　這導(dǎo)致,，Intel的工藝看起來一直在原地踏步,，一個加號跟著一個加號；而別家的工藝則可能在此期間“看起來”已經(jīng)更新了兩代?，F(xiàn)在foundry廠的制造工藝節(jié)點(diǎn)命名已經(jīng)徹底放飛自我了,，尤其是三星。

　　單純從晶體管密度（對應(yīng)工藝的最高密度單元）角度來看,，Intel 10nm工藝的晶體管密度為100.76 MTr/mm?（百萬晶體管/平方毫米）,；而三星7nm工藝（7LPP）晶體管密度為95.08 MTr/mm?（Wikichip估算的數(shù)據(jù)）。雖然高密度單元的晶體管密度,，并不能簡單說明工藝節(jié)點(diǎn)的性能表現(xiàn),，但這兩個數(shù)字對比大致上可以體現(xiàn)這兩家foundry廠在工藝節(jié)點(diǎn)命名上的偏向性。

　　事實上,，從Intel的規(guī)劃來看其原本的7nm工藝,，在晶體管密度上比臺積電5nm也要高出一截，預(yù)期理論性能也會高于后者,，但I(xiàn)ntel 7nm的延期也是眾所周知的了,。

　　更夸張的還可以體現(xiàn)在后續(xù)工藝節(jié)點(diǎn)上，早前Intel規(guī)劃中的7nm節(jié)點(diǎn)晶體管密度預(yù)計會超過200 MTr/mm?,；而三星4nm（4LPE）工藝晶體管密度也才137 MTr/mm?（Wikichip估算的數(shù)據(jù)）,。從晶體管密度這個角度來看，和三星一比,，Intel把原本的10nm++改名為7nm,，將原本的7nm改名為4nm是不是顯得相當(dāng)合情合理？雖然仍需重申，晶體管密度值（尤其特指HD單元）并不能作為某代工藝節(jié)點(diǎn)實際表現(xiàn)的唯一參考,。

　　基于此,，Intel期望將自家的工藝節(jié)點(diǎn)命名方法,，與行業(yè)的普遍做法（其實也就是臺積電和三星的做法）“對齊”，徹底舍棄+++式命名方法，力爭向三星看齊（誤）……比如這次將7nm改名為4nm,，就是為了表明其規(guī)劃中原7nm工藝,，是優(yōu)于臺積電5nm工藝的,。

　　目前依然落后的事實,，與5年計劃

　　我們甚至認(rèn)為，市場宣傳上Intel早就該這么做了,。不過這種工藝節(jié)點(diǎn)改名策略,，對其客戶（無論是芯片設(shè)計廠商，還有更下游的PC OEM廠商）而言,，并不存在太大影響,，畢竟工藝節(jié)點(diǎn)并不會因為名稱變化而讓制造技術(shù)發(fā)生實質(zhì)性變化。但這種改名策略,，對于技術(shù)愛好者,、行業(yè)分析師，以及公司股票而言可能都有更積極的價值,。

　　Intel這次的工藝改名計劃整體上還是沒有表現(xiàn)得十分激進(jìn),，至少和三星比是如此（誤）。所以雖然改了名字,，但也沒有改變Intel制造工藝技術(shù)現(xiàn)階段落后于競爭對手的事實。我們來看看這次究竟是怎么改名的,。

　?。?）首先是10nm SuperFin（10SF）工藝節(jié)點(diǎn)名稱不變，畢竟采用10SF工藝的產(chǎn)品已經(jīng)大規(guī)模上市了,，主要包括11代酷睿Tiger Lake,。再改名的話容易引起混亂。這兩年Intel在10nm工藝上始終處于難產(chǎn)狀態(tài),，隨Tiger Lake-H45的發(fā)布,，10nm的良率和產(chǎn)能應(yīng)當(dāng)都已經(jīng)完全跟上。Intel也確認(rèn)10nm晶圓產(chǎn)量目前已高于14nm晶圓,。10SF工藝相比初代10nm工藝的改進(jìn),，此前我們撰文詳述過。

　?。?）就AMD和Intel的x86處理器來看,，Intel實際上未能達(dá)成在10SF工藝上相比臺積電7nm工藝的絕對領(lǐng)先，尤其是較低性能區(qū)間的功耗表現(xiàn)上,。那么改進(jìn)版的10nm Enhanced SuperFin（10ESF,，也就是10nm++）計劃中應(yīng)該是強(qiáng)于競品7nm的,，所以10ESF更名為Intel 7。

　　所以Intel 7理論上當(dāng)算是10nm工藝的同代改良,。今年年底預(yù)計我們就能見到采用Intel 7工藝的產(chǎn)品,，包括12代酷睿Alder Lake，還有明年初的至強(qiáng)Sapphire Rapids,，這才叫通過改名瞬間實現(xiàn)7nm量產(chǎn)……據(jù)說Intel 7的確帶來了一些尺寸上的變化,，在能耗控制、供電,、金屬堆棧方面均有變化,，具體情況未知。Intel宣稱Intel 7相比10SF實現(xiàn)了10-15%的每瓦性能提升,，而且強(qiáng)調(diào)“這等同于完整節(jié)點(diǎn)迭代帶來的性能提升”,。

　　（3）其次是原本的7nm更名為Intel 4,，計劃2022年下半年量產(chǎn)——也就是此前Intel CEO宣布已經(jīng)在今年Q2達(dá)成tape-in的節(jié)點(diǎn),，14代酷睿Meteor Lake、至強(qiáng)Granite Rapids會采用Intel 4工藝,。計劃中這也是Intel首個將要采用EUV極紫外光刻技術(shù)的工藝（Wikichip的數(shù)據(jù)是會有至多12層采用EUV）,，主要是在BEOL；Intel 4預(yù)計相比Intel 7可達(dá)成20%的每瓦性能提升,。

　?。?）Intel 3節(jié)點(diǎn)理論上應(yīng)該是此前的原7nm+工藝，相比Intel 4預(yù)計實現(xiàn)18%的每瓦性能提升,。具體工藝上會有個晶體管更密集的HP（高性能）標(biāo)準(zhǔn)單元庫,；縮減via電阻；用到更多的EUV層,。Intel 3量產(chǎn)時間定在2023年下半年,。

　　其實從Intel 4和Intel 3這兩代節(jié)點(diǎn)的規(guī)劃時間來看，雖然工藝節(jié)點(diǎn)名稱下探到了3nm,，但時間還是比臺積電和三星規(guī)劃中的3nm更晚,。所以到這個階段，改名也并未改變工藝落后的事實,。

　　值得一提的是Intel 3工藝節(jié)點(diǎn)仍會繼續(xù)沿用FinFET晶體管,。這樣一來，在3nm節(jié)點(diǎn)上,，僅有三星選擇了轉(zhuǎn)向GAAFET結(jié)構(gòu)晶體管（臺積電稱其為GAAFET,，三星稱其為MCBFET）。不過此前我們在4nm解讀文章中也提到了三星4nm會成為一個新的完整迭代節(jié)點(diǎn)，三星4nm規(guī)劃上不再作為7nm的同代改良節(jié)點(diǎn),。

　?。?）而Intel轉(zhuǎn)向GAAFET結(jié)構(gòu)晶體管預(yù)計要等到2024年上半年的Intel 20A。這個節(jié)點(diǎn)名字比較奇特,，單位A不再是納米,，而是“埃（angstrom）”，1納米=10埃,。果然foundry廠對工藝節(jié)點(diǎn)命名都逐漸我行我素了,，不知道臺積電和三星會不會跟進(jìn)。Intel把自家的Gate-All-Around FET晶體管稱作“RibbonFET”,。隨Intel 20A一同到來的,，還有PowerVia技術(shù)。有關(guān)RibbonFET和PowerVia,，后文會提到,。

　　單純從轉(zhuǎn)向GAAFET的速度來看，Intel 20A在時間節(jié)點(diǎn)上會比臺積電和三星至少晚1年（臺積電2nm）,。不過到這時,，可能很難再預(yù)期評價這幾家foundry廠彼時的能力。三星雖然更早轉(zhuǎn)向GAAFET,，但我們對其3nm工藝是不樂觀的——雖然三星3GAA工藝PDK前年就進(jìn)入了Alpha階段,，宣稱3GAA工藝量產(chǎn)是明年。

　　但從三星在IEDM上更新的數(shù)字來看,，其3nm工藝的性能和功耗表現(xiàn)提升實在稱不上亮眼（相比7nm有10-15%性能提升,，25-30%功耗降低），相比三星2019年最初給出的數(shù)字也更保守了,。加上三星目前對待4nm的態(tài)度發(fā)生變化,，不負(fù)責(zé)任地猜測三星3nm工藝有可能會不及預(yù)期（時間和表現(xiàn)兩方面）。

　　而臺積電這邊在3nm節(jié)點(diǎn)上,，此前相當(dāng)自信地表示，F(xiàn)inFET仍有余地實現(xiàn)較大程度的性能與功耗表現(xiàn)提升,。N3雖然仍采用FinFET,，卻能夠?qū)崿F(xiàn)相比N5大約50%的性能提升、30%的功耗縮減,。后續(xù)N2節(jié)點(diǎn)轉(zhuǎn)向GAAFET的技術(shù)細(xì)節(jié)目前未知,。從已知信息看來，臺積電在2nm時代仍將有顯著優(yōu)勢,，不過這話可能說得有點(diǎn)遠(yuǎn)了,。

　　值得一提的是，Intel 3、Intel 20A工藝均面向芯片設(shè)計客戶開放,，也就是Intel IDM 2.0計劃中的IFS服務(wù),。

　　（6）最后是Intel規(guī)劃中要重回領(lǐng)導(dǎo)者地位的Intel 18A,，預(yù)計2025年（下半年,？）量產(chǎn)。Intel有信心在這一代產(chǎn)品上重回“領(lǐng)導(dǎo)者”地位,，似乎是基于Intel屆時會采用ASML最新的high-NA（高數(shù)值孔徑）EUV光刻機(jī),，Intel宣稱會成為業(yè)界首個拿到這種光刻機(jī)的企業(yè)。恰巧我們最近拜訪了ASML China位于上海的辦公室,，ASML也提到光刻機(jī)越大的NA,，就能實現(xiàn)更高的光刻分辨率。

　　NA數(shù)值孔徑的概念和攝影鏡頭中的光圈（入瞳徑）比較類似,，簡單理解它決定了EUV光束寬度,。越寬的光束，打到晶圓上,、強(qiáng)度越甚（可能也相關(guān)更大的衍射角）,。AnandTech給出的數(shù)據(jù)提到，目前EUV系統(tǒng)的NA值是0.33,，而新系統(tǒng)會達(dá)到NA 0.55,。Intel或許就有機(jī)會搶占這一高地，畢竟Intel入局EUV應(yīng)該是三大主要市場參與者中最晚的,。

　　Intel如果真的想要在未來5年內(nèi)重回昔日領(lǐng)導(dǎo)者地位,，恐怕需要嚴(yán)格按照這份計劃表來執(zhí)行，甚至某些情況下需要超額達(dá)成目標(biāo)才有機(jī)會,。以行業(yè)與Intel此前公布計劃表的常規(guī)來看,，大家普遍很難按時達(dá)成目標(biāo)，所以這份時間表執(zhí)行起來大概還存在諸多變數(shù),，也包括臺積電和三星,。

　　有關(guān)RibbonFET晶體管、PowerVia技術(shù)（選讀）

　　有關(guān)Intel制造工藝節(jié)點(diǎn)改名和5年規(guī)劃的梗概,，就談到這里,；雖然其中變數(shù)甚多，但對于提振Intel及其生態(tài)的信心應(yīng)該是很有價值的,。以下內(nèi)容談?wù)処ntel Accelerated活動中強(qiáng)調(diào)的幾個重點(diǎn)技術(shù),，作為本文的選讀內(nèi)容。包括Intel 20A工藝要引進(jìn)的GAAFET晶體管——名為RibbonFET,，和一同出現(xiàn)的PowerVia技術(shù),；以及Intel對于EMIB和Foveros的2.5D/3D封裝工藝更新,。

　　對Gate-All-Around場效應(yīng)晶體管有過了解的同學(xué)，對其結(jié)構(gòu)應(yīng)該也不會陌生了,。GAAFET被認(rèn)為是FinFET之后,，器件尺寸進(jìn)一步微縮之時，將會采用的一種新型晶體管結(jié)構(gòu),。Intel的這張圖很好地解讀了GAAFET和FinFET的結(jié)構(gòu)差異,。Intel把自家的GAAFET稱作RobbinFET。

　　左邊的FinFET是Intel早在22nm時期就引入的一種Tri-Gate晶體管器件,，有3個fin,。其實FinFET相比更早期的平面晶體管結(jié)構(gòu)，凸起的fin很好地增加了它與gate之間的接觸面積——在晶體管尺寸微縮的同時,，又能增加驅(qū)動電流,。而3個fin，則進(jìn)一步增加了總的驅(qū)動電流,，實現(xiàn)性能的提升,。

　　在器件進(jìn)一步微縮的過程里，GAAFET結(jié)構(gòu)變化也是為了達(dá)成這種目的,，看起來就像是以前的fin轉(zhuǎn)了個方向,。Intel展示的PMOS和NMOS器件都是4-stack nanoribbon設(shè)計，可能是研究權(quán)衡下的結(jié)果,。

　　除了RibbonFET之外,，2024年將要到來的Intel 20A工藝另一個比較重要的技術(shù)叫PowerVia。比較傳統(tǒng)的芯片制造,，是先從晶體管層和M0層開始,，再往上會疊十幾、二十層金屬層,。金屬層通常逐層尺寸變大,，這些金屬層用于芯片不同區(qū)域、晶體管之間的連線,；最頂層用于外部連接,。一般上方的這些連線遍布著供電網(wǎng)絡(luò)和信號通路。

　　PowerVia就不是這么干的——這種技術(shù)會把所有供電網(wǎng)絡(luò)全部都移到晶體管另一側(cè)（back-side power delivery）,，令供電網(wǎng)絡(luò)放在晶體管底下,。Intel表示，傳統(tǒng)的互聯(lián)技術(shù),，供電和信號線路混雜,，對性能和功耗都會有影響,。傳統(tǒng)方案在設(shè)計上需要確保沒有信號干擾——供電線路就是信號通路的干擾,；互聯(lián)信號通路本身也會對供電電阻產(chǎn)生影響,。所以把雙方移到晶體管兩側(cè)也就解決了問題。

　　如此一來,，供電網(wǎng)絡(luò)就能直接連接晶體管,，而不需要通過上方的互聯(lián)堆棧；而信號互聯(lián)又能更密集,，信號傳輸效率,、包括延遲表現(xiàn)也就有了提升；電力互聯(lián)部分電阻也減少,。最終實現(xiàn)性能,、功耗、面積的同時優(yōu)化,。

　　PowerVia應(yīng)該是行業(yè)內(nèi)對于back-side power delivery技術(shù)比較早的踐行了,，雖然也要等到2024年的Intel 20A。而且這種技術(shù)本身也存在很多挑戰(zhàn),，比如說在這種技術(shù)下,，晶體管是夾在兩者中間的——以前傳統(tǒng)制造方案，雖然制造的時候晶體管在底層,，但封裝時通常以倒裝的方式進(jìn)行,，最終晶體管實際上位于最頂層——而現(xiàn)在夾在中間，則散熱問題需要考慮,。

　　還有其他各種工序,、制造難度增加之類的問題。這類技術(shù)的開發(fā)在業(yè)內(nèi)已經(jīng)持續(xù)多年了,，相關(guān)paper也時有發(fā)布,，其現(xiàn)存的技術(shù)挑戰(zhàn)依然不少。Intel表示在PowerVia技術(shù)上研究良久,，現(xiàn)有成果也令其有信心將其應(yīng)用于大規(guī)模量產(chǎn),。

　　EMIB與Foveros封裝技術(shù)更新（選讀）

　　Intel EMIB和Foveros作為2.5D/3D封裝時代的技術(shù)，我們在此前的文章中已經(jīng)有過介紹了,。它們都是把多顆die/chiplet,，連接起來的封裝技術(shù)。其中EMIB（Embedded Multi-Die Interconnect Bridge）,，和直接通過封裝基板走線,、以及藉由interposer硅中介來實現(xiàn)chiplet的互聯(lián)（典型如臺積電CoWoS）這兩種方案都不同，如下圖第三種方案,。

　　EMIB通過所謂的silicon bridge——將其直接嵌入到封裝基板,，以較低成本（相比硅中介）實現(xiàn)chiplet之間相對比較高效的互聯(lián)。有關(guān)EMIB,，本文不再多做介紹,，Intel對EMIB的宣傳也不是一天兩天了,，也有類似Kaby Lake G這種比較知名的產(chǎn)品問世（就是Intel CPU+AMD GPU核顯的那款神奇處理器芯片）。

　　這項封裝技術(shù)未來還會應(yīng)用于包括至強(qiáng)Sapphire Rapids,、14代酷睿Meteor Lake以及數(shù)據(jù)中心GPU產(chǎn)品之上——EMIB的大規(guī)模應(yīng)用,，預(yù)計也會讓Intel處理器堆CPU核心不再像現(xiàn)在這么難。

　　不過Intel這次提到,，EMIB的bump間距未來會進(jìn)一步縮減,。Chiplet連接到silicon bridge的時候，是通過bump連接的,，bump間距縮減也就實現(xiàn)了更高的連接密度,、更大的帶寬、更小的bridge尺寸,。2017年的初代EMIB技術(shù)bump間距為55μm,，下一代會縮減至45μm，第三代則進(jìn)一步縮減至小于40μm,。

　　至于Foveros 3D封裝,，Intel此前小規(guī)模生產(chǎn)的酷睿Lakefield芯片就是典型，是一種將不同的chiplet/die垂直堆疊起來的技術(shù),。此前Lakefield芯片,，主要是base die和compute die兩層的Foveros 3D堆疊。其中base die采用22FFL工藝制造,，這層die包括了I/O,、安全相關(guān)的組成部分；而上層的compute die則主要有CPU,、GPU核心之類的計算組成部分,，采用10nm工藝制造。

　　Foveros,、EMIB是可以一起用的,，Intel規(guī)劃中的Meteor Lake、Ponte Vecchio GPU也都會用上Foveros技術(shù)——不過相比初代Foveros,，迭代的Foveros也有一些改進(jìn),。據(jù)說Meteor Lake要用的二代Foveros（與Intel 4工藝同期），會把bump間距縮減至36μm,，實現(xiàn)相比初代Foveros翻倍的連接密度,。

　　看起來封裝技術(shù)的互聯(lián)尺寸縮減現(xiàn)下也正如火如荼的進(jìn)行中。這次Intel主要更新的是Foveros Omni（雙向互聯(lián),，Omni-Directional Interconnect）和Foveros Direct,。

　　其中Foveros Omni技術(shù)更新（第三代Foveros）上，是對于上層die而言,，可以銅柱（Cu column）的方式直接為上層提供電力和信號,，對于減少TSV（硅通孔）帶來的效率損失,、提升信號完整性都有價值。（在初代Foveros的堆疊方案中,，上層die的供電需要藉由TSV從底層封裝、貫穿下層base die,、再抵達(dá)上層,，TSV供電對本地數(shù)據(jù)通路存在干擾）

　　另外這種技術(shù)在設(shè)計上，允許下層die比上層die尺寸更小,，上層,、下層die也都可以有多個，可以體現(xiàn)出更靈活的設(shè)計和制造方案（不同die也因此可以采用不同的工藝制造）,。

　　把供電部分都移到底層base die外部,，其實本身也有助于bump密度提升。預(yù)計Foveros Omni的bump間距為25μm,，密度相比上代提升50%,。Foveros Omni預(yù)計量產(chǎn)是在2023年。

　　不過我們從AMD前不久宣布在Zen 3處理器上應(yīng)用的3D V-Cache看來,，臺積電CoW采用hybrid bonding方案,，其bonding間距在量級上是顯著優(yōu)于Foveros的。Intel這次更新的Foveros Direct（第四代Foveros）似乎就是一種hybrid bonding（混合鍵合）實施方案,，采用直接的銅-銅鍵合,，而不再是microbump鍵合連接（帶錫焊帽的銅柱，尺寸相對更難做小,，也存在電力傳輸損失）,。同類技術(shù)臺積電也一直在積極研究。

　　Intel表示Foveros Direct實現(xiàn)die-to-die連接的鍵合間距≤10μm,，相比Foveros Omni有著6倍的密度提升（>10000 wires/mm?）,。且全銅連接方案也意味著更低的電阻和功耗。此外,，F(xiàn)overos Direct可以與Omni配合使用——比如兩層die堆疊連接主要采用Foveros Direct,，而上層die的電力連接則延伸到下層base die外部采用Foveros Omni方案。

　　Foveros Direct實現(xiàn)量產(chǎn)也是2023年,。感覺從EMIB,、Foveros技術(shù)更新來看，Intel與臺積電的較量也正很大程度在2.5D/3D封裝技術(shù)上展開,。

　　最后總結(jié)一下本文內(nèi)容,。（1）Intel將5年內(nèi)的制造工藝作了全線的改名處理，與業(yè)界常規(guī)工藝節(jié)點(diǎn)命名方案實現(xiàn)“接軌”,；（2）Intel計劃在2025年重獲昔日榮光（表現(xiàn)在每瓦性能維度上）,；（3）2024年的Intel 20A工藝節(jié)點(diǎn)之上,，Intel將采用RibbonFET晶體管結(jié)構(gòu)，以及PowerVia技術(shù),；（4）未來幾年內(nèi),，除了工藝節(jié)點(diǎn)跟進(jìn)，EMIB與Foveros封裝技術(shù)也將相應(yīng)獲得更新,。

　　那我們就拭目以待Intel的5年計劃能否順利執(zhí)行,，并達(dá)成Intel所愿。其實從大方向來看,，此前Intel原7nm工藝宣布再度延后之前,，Intel也曾在公開場合提到過制造工藝暫時落后于競爭對手，并將在5nm時代回到原有的領(lǐng)導(dǎo)者位置,?？紤]原5nm+就是2025年的Intel 18A，Intel的此番5年計劃決心似乎也不是近期才有的,。