臺(tái)積電最近舉辦了第 10 屆年度開放創(chuàng)新平臺(tái) （Open Innovation Platform ：OIP） 生態(tài)系統(tǒng)論壇,。在會(huì)中不但談及臺(tái)積電的技術(shù)和設(shè)計(jì)支持更新,，還談到了OIP 合作伙伴關(guān)于最近與臺(tái)積電合作結(jié)果的具體介紹。

　　本文總結(jié)了臺(tái)積電院士,、設(shè)計(jì)與技術(shù)平臺(tái)副總裁 LC Lu 主題為“臺(tái)積電及其創(chuàng)新生態(tài)系統(tǒng)”演講的重點(diǎn),。

　　TSMC OIP 和平臺(tái)背景

　　幾年前,，臺(tái)積電定義了四個(gè)“平臺(tái)”，以提供符合相關(guān)應(yīng)用獨(dú)特要求的特定工藝技術(shù)和 IP 開發(fā)計(jì)劃,。這些平臺(tái)是：

　　高性能計(jì)算 （HPC）

　　移動(dòng)（包括基于射頻的子系統(tǒng)）

　　汽車（具有相關(guān)的 AEC-Q100 資格要求）

　　物聯(lián)網(wǎng)（極低功耗限制）

　　LC 的主題演講涵蓋了這些領(lǐng)域的最新進(jìn)展,。

　　OIP 合作伙伴與五個(gè)不同的類別相關(guān)聯(lián)，如下圖所示,。

　　EDA 合作伙伴開發(fā)了推動(dòng)硅工藝和封裝技術(shù)進(jìn)步所需的新工具功能,。IP 合作伙伴設(shè)計(jì)、制造和驗(yàn)證額外的telemetry,、接口,、時(shí)鐘和存儲(chǔ)器 IP 塊，以補(bǔ)充 TSMC 內(nèi)部設(shè)計(jì)團(tuán)隊(duì)（例如,，單元庫,、通用 I/O、位單元）提供的“基礎(chǔ) IP”,。云服務(wù)提供商提供安全的計(jì)算資源,，以便在整個(gè)產(chǎn)品設(shè)計(jì)、驗(yàn)證,、實(shí)施,、發(fā)布和持續(xù)產(chǎn)品工程支持中管理廣泛多樣的工作負(fù)載時(shí)具有更大的靈活性。設(shè)計(jì)中心聯(lián)盟 （DCA） 合作伙伴提供各種設(shè)計(jì)服務(wù)來協(xié)助臺(tái)積電客戶,，而價(jià)值鏈聚合 （VCA） 合作伙伴則為測(cè)試,、認(rèn)證和產(chǎn)品管理任務(wù)提供支持,。

　　OIP 合作伙伴的名單隨著時(shí)間的推移而變化。因?yàn)樽罱泻芏嗍召?，所以削減了會(huì)員名單,。（雖然不是官方的 OIP 類別，但臺(tái)積電論壇的一張幻燈片提到了一組獨(dú)特的“3D Fabric”封裝支持合作伙伴——也許這會(huì)在未來出現(xiàn),。）

　　作為 OIP 合作伙伴合作日益重要的跡象,，臺(tái)積電表示，“我們 比以往任何時(shí)候都更早,、更深入地（我的重點(diǎn)）與合作伙伴積極合作，以解決先進(jìn)技術(shù)節(jié)點(diǎn)的安裝設(shè)計(jì)挑戰(zhàn),?！?/p>

　　以下是 LC 演講的重點(diǎn)。

　　N3HPC

　　在之前的技術(shù)會(huì)議上,，臺(tái)積電表示將有（并發(fā)的）工藝開發(fā)和基礎(chǔ) IP 版本專注于高級(jí)節(jié)點(diǎn)的 HPC 平臺(tái),。

　　下圖說明了從 N7 到 N5 再到 N3 的 PPA 目標(biāo)。針對(duì)該路線圖,，臺(tái)積電展示了 N3HPC 變體所采用的幾種設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 （DTCO） 方法,。（按照慣例，ARM 核心塊的實(shí)現(xiàn)被用作 PPA 比較的參考,。）

　　HPC 舉的示例包括：

　　更高的cell,，“雙高”標(biāo)準(zhǔn)cell

　　N3HPC cell采用更高的image，可實(shí)現(xiàn)更大的驅(qū)動(dòng)強(qiáng)度,。此外,，庫中還添加了雙高cell。（如果僅限于單個(gè)cell高度image,，復(fù)雜單元通常具有低效布局——盡管在以前的技術(shù)中已經(jīng)選擇性地使用了雙高單元,，但 N3HPC 采用了更加多樣化的庫。）

　　增加接觸多節(jié)距（contacted poly pitch：CPP）

　　盡管可能違反直覺,，但增加單元面積可以通過減少柵極和 S/D 節(jié)點(diǎn)之間的 Cgs 和 Cgd 寄生效應(yīng)來提高性能,，M0 位于 FinFET 的頂部。

　　改進(jìn)的 MiM 去耦電容layout template （較低的寄生 R）

　　更大的靈活性——以及相關(guān)的 EDA 自動(dòng)布線工具功能——在上層金屬層上利用不同的（更寬的寬度/空間）間距）

　　傳統(tǒng)上,，金屬線的任何“非默認(rèn)規(guī)則”（non-default rules：NDR） 都是由 PD 工程師預(yù)先定義到路由器的（并且通常手動(dòng)預(yù)先布線）,；EDA 與臺(tái)積電的合作將這種支持?jǐn)U展到 APR 期間自動(dòng)做出的決策。

　　請(qǐng)注意,，在上圖中,，N3HPC 性能的提高與功耗的輕微增加有關(guān)（在相同的 VDD 下）。

　　N5 汽車設(shè)計(jì)支持平臺(tái) （ADEP）

　　對(duì)汽車平臺(tái)的要求包括更苛刻的工作溫度范圍和延長產(chǎn)品壽命的嚴(yán)格可靠性措施,，包括：器件老化效應(yīng),、包括自熱效應(yīng) （self-heating effects ：SHE） 在內(nèi)的熱分析,，以及這些效應(yīng)對(duì)電遷移故障的影響。 下圖說明了為 N5 節(jié)點(diǎn)添加汽車平臺(tái)支持的路線圖,。

　　包括Cell-aware內(nèi)部故障模型,，以及額外的測(cè)試模式考慮，以減少 DPPM 缺陷逃逸,。

　　射頻

　　RF CMOS 已成為移動(dòng)應(yīng)用的關(guān)鍵技術(shù),。下圖說明了sub-6GHz和毫米波頻率應(yīng)用的工藝開發(fā)路線圖。盡管 N16FFC 仍然是 RF 應(yīng)用的主力軍,，但 N6RF 提供的sub-6GHz產(chǎn)品將顯著降低 LNA,、VCO 和功率放大器的直流功率。

　　對(duì)于汽車平臺(tái),，器件老化和增強(qiáng)的熱分析精度至關(guān)重要,。

　　N12e 亞 Vt 操作

　　LC 宣布的一項(xiàng)與物聯(lián)網(wǎng)平臺(tái)相關(guān)的重大舉措。特別是臺(tái)積電提供低于 Vt 的使能,，將工作電源電壓降低到器件 Vt 水平以下,。

　　背景 – Near-Vt 和 Sub-Vt 操作

　　對(duì)于極低功耗操作，工作頻率要求放寬（例如,，Hz 到 kHz）,，技術(shù)人員一直在尋求大幅降低 VDD - 回想一下，有源功耗取決于 （VDD**2）,。

　　將電源降低到“接近 Vt”電平會(huì)顯著降低邏輯轉(zhuǎn)換驅(qū)動(dòng)電流,；同樣，典型物聯(lián)網(wǎng)應(yīng)用的性能目標(biāo)很低,。靜態(tài) CMOS 邏輯門以傳統(tǒng)方式在接近 Vt 處工作,，因?yàn)橛性雌骷ㄗ罱K）在強(qiáng)反轉(zhuǎn)中運(yùn)行。下圖說明了（對(duì)數(shù)）器件電流與輸入電壓的函數(shù)關(guān)系——請(qǐng)注意,，低于 Vt 的運(yùn)行意味著有源器件將在“弱反轉(zhuǎn)”區(qū)域運(yùn)行,。

　　靜態(tài)互補(bǔ) CMOS 柵極仍將在Sub Vt 級(jí)別正確運(yùn)行，但弱反轉(zhuǎn)電流的指數(shù)性質(zhì)引入了幾個(gè)新的設(shè)計(jì)考慮因素：

　　beta ratio

　　傳統(tǒng)的 CMOS 電路采用 Wp/Wn 的（β）比值,，以實(shí)現(xiàn)合適的輸入噪聲抑制和平衡的 RDLY/FDLY 延遲,。通常，該比率基于 nFET 和 pFET 器件之間強(qiáng)烈的反型載流子遷移率差異,。Sub-Vt 電路操作依賴于弱反轉(zhuǎn)電流,，并且可能需要不同的方法來選擇 nFET 和 pFET 器件尺寸。

　　sensitivity to process variation

　　電路行為對(duì)弱反轉(zhuǎn)電流的依賴性意味著（局部和全局）器件工藝變化的影響要大得多,。

　　high fan-in logic gates less desirable

　　通常,，CMOS 電路設(shè)計(jì)人員可以使用高 Ion/Ioff 比率，其中 Ioff 是通過非活動(dòng)邏輯分支的漏電流,。在 sub-Vt 操作中,，Ion 急劇減少,；因此，電路操作對(duì)無源泄漏電流路徑的魯棒性較低,。高扇入邏輯門（具有并行泄漏路徑）可能被排除在外,。

　　sub-Vt SRAM 設(shè)計(jì)注意事項(xiàng)

　　以類似的方式，存在于 SRAM 陣列中的泄漏路徑是一個(gè)問題,，無論是對(duì)于活動(dòng) R/W 單元操作還是非活動(dòng)單元穩(wěn)定性（噪聲容限）,。在典型的 6T-SRAM 位單元中，在位線上具有多個(gè)虛線單元,，泄漏路徑通過非活動(dòng)字線行的存取晶體管存在,。

　　讀取訪問（使用預(yù)充電的 BL 和 BL_bar）取決于僅通過活動(dòng)字線行陣列位置的互補(bǔ)位線上的電流的大差異。在低于 Vt 的操作中,，這種電流差異會(huì)減?。ú⑶疫€會(huì)受到工藝變化的影響，因?yàn)?SRAM 的特征通常是統(tǒng)計(jì)分布曲線的高 sigma 尾部）,。

　　結(jié)果，位線上的虛線單元的數(shù)量將極其有限,。下圖左側(cè)的示意圖說明了一個(gè)修改過的（更大的）sub-Vt SRAM 位單元設(shè)計(jì)的例子,，它將讀取操作與單元存儲(chǔ)隔離開來。

　　物聯(lián)網(wǎng)的“突發(fā)模式”操作

　　IoT 應(yīng)用程序可能具有非常獨(dú)特的執(zhí)行配置文件,?？赡軙?huì)有很長一段時(shí)間不活動(dòng)，很少有“突發(fā)模式”操作需要短時(shí)間內(nèi)的高性能,。在傳統(tǒng)的 CMOS 應(yīng)用中,，突發(fā)模式持續(xù)時(shí)間相對(duì)較長，通常采用動(dòng)態(tài)電壓頻率縮放 （DVFS） 方法,，通過指示 DC-DC 電壓調(diào)節(jié)器來調(diào)整其輸出,。調(diào)節(jié)器適應(yīng)所需的時(shí)間（以及與有限調(diào)節(jié)器效率相關(guān)的相關(guān)功耗）對(duì)于突發(fā)模式下典型計(jì)算應(yīng)用程序的延長持續(xù)時(shí)間來說是無關(guān)緊要的。

　　對(duì)于 IoT 突發(fā)（burst）計(jì)算而言,，情況并非如此,，在這種情況下，電源效率最高,，而調(diào)節(jié)器切換所需的微秒時(shí)間是有問題的,。上圖的右側(cè)描述了 sub-Vt IoT CMOS 的替代設(shè)計(jì)方法，其中多個(gè)電源使用并行“sleep FETs”在本地分配和切換到特定塊,。

　　在突發(fā)模式期間將應(yīng)用更高的 VDD,，在正常操作期間返回亞 Vt 電平。

　　臺(tái)積電的目標(biāo)是對(duì) N12e 工藝的初始 sub-Vt 支持,。下圖突出顯示了為物聯(lián)網(wǎng)平臺(tái)提供此選項(xiàng)而采取的一些支持活動(dòng),。

　　臺(tái)積電暗示 N22ULL工藝變體也將在不久的將來獲得 sub-Vt 啟用,。

　　LC 還提供了有關(guān) TSMC 3D Fabric 高級(jí)封裝產(chǎn)品的更新，這將在后續(xù)文章以更詳細(xì)地回顧這些技術(shù),。

　　總結(jié)

　　臺(tái)積電在最近的 OIP 生態(tài)系統(tǒng)論壇上提供了一些見解：

　　HPC 特定的工藝開發(fā)仍然是一個(gè)優(yōu)先事項(xiàng)（例如,，N3-HPC）。

　　汽車平臺(tái)繼續(xù)朝著更先進(jìn)的工藝節(jié)點(diǎn)（例如 N5A）發(fā)展,，設(shè)計(jì)流程的增強(qiáng)側(cè)重于更嚴(yán)格操作條件下的建模,、分析和產(chǎn)品壽命驗(yàn)證。

　　同樣,，對(duì)射頻技術(shù)建模,、分析和認(rèn)證的關(guān)注仍在繼續(xù)（例如，N6RF）,。

　　而且,，也許是最具破壞性的更新，

　　IoT 平臺(tái)宣布支持 sub-Vt 操作（例如 N12e）,。