邏輯綜合工具（Logic Synthesizer）是將數(shù)字電路的寄存器傳輸級（RTL）描述經(jīng)過布爾函數(shù)簡化和邏輯優(yōu)化等步驟自動轉(zhuǎn)換到邏輯門級網(wǎng)表的工具。邏輯綜合工具的工作流程如圖5-111所示,。

　　邏輯綜合工具的輸入有以下3方面,。

　　（1）Verilog或VHDL硬件描述語言所描述的寄存器傳輸級電路,。

　?。?）時序、面積或功耗等目標(biāo)約束（Constraints）,。

　?。?）集成電路邏輯組件工藝庫（Libraries）。此工藝庫通常包含與,、或,、異或,、與非、寄存器等邏輯門,。

　　邏輯綜合工具將寄存器傳輸級電路描述根據(jù)所設(shè)定的各類目標(biāo)約束進(jìn)行如下編譯,、綜合及優(yōu)化。

　?。?）從Verilog或VHDL硬件描述語言編譯至與工藝組件無關(guān)的初始電路,。

　　（2）執(zhí)行算法邏輯（加,、減,、乘、除及復(fù)雜的組合運(yùn)算）優(yōu)化,。例如,，乘法器有多種實(shí)現(xiàn)方式， 相應(yīng)地會產(chǎn)生多種時序,、功耗及面積,，如何根據(jù)目標(biāo)設(shè)定選出最合適的結(jié)構(gòu)將對最后的綜合結(jié)果有重大影響。

　?。?）與工藝無關(guān)的時序邏輯及組合邏輯優(yōu)化,。時序邏輯優(yōu)化主要對有限狀態(tài)機(jī)（Finite State Machine）及寄存器進(jìn)行優(yōu)化，組合邏輯優(yōu)化主要對布爾函數(shù)進(jìn)行優(yōu)化,。

　?。?）將優(yōu)化完的時序及組合邏輯轉(zhuǎn)換成邏輯門級的電路網(wǎng)表。此時因各個邏輯門有準(zhǔn)確的時序,、功耗及面積數(shù)據(jù),，即可執(zhí)行與工藝有關(guān)的最后優(yōu)化。

　　完成上述過程后,，邏輯綜合工具即生成經(jīng)過優(yōu)化的邏輯門級電路網(wǎng)表,，輸出的門級電路網(wǎng)表的邏輯功能必須與原有寄存器傳輸級電路功能保持一致。

　　隨著集成電路規(guī)模的不斷增大和制造工藝尺寸的不斷減小,，為了更準(zhǔn)確地評估芯片的時序和面積,，邏輯綜合工具需預(yù)先考慮后段布局布線效應(yīng)以實(shí)現(xiàn)前后段設(shè)計(jì)的一致性。同時,，為了提高邏輯綜合工具運(yùn)行效率,，邏輯綜合工具必須采用層次化及并行技術(shù)實(shí)現(xiàn)。

　更多信息可以來這里獲取==>>電子技術(shù)應(yīng)用-AET<<