在TechInsights前不久把臺積電N4、三星L4X稱作假4nm以后,，今年一大批已經(jīng)上市的4nm芯片也就成了假4nm芯片——當然蘋果A16所用的N4P工藝,，以及英偉達Hopper/Ada Lovelace的4N工藝有概率成為真·4nm。
當前真正能夠板上釘釘,，被TechInsights認為是真·4nm的也就只有三星4LPE了,，也就是三星自家Exynos 2200芯片用的工藝,，雖然其實際表現(xiàn)好像不怎么樣,，而且作為一個完整工藝節(jié)點，其改進幅度并不大,。
其實到目前為止,，我們都不怎么清楚4LPE的實際性能水平。一方面是高通用的三星4nm并非4LPE,，而是據(jù)說差別甚大的4LPX;另一方面Exynos 2200的性能水平雖然拉跨,，但同節(jié)點沒有直接的對比對象，更何況三星LSI的芯片設計水平在座各位也是知道的(刪去)…
無論如何，技術和工程層面所作的努力,，在半導體尖端制造工藝上都是不易的,。去年的IEEE國際電子器件大會(IEEE International Electron Devices Meeting)上，三星曾大致介紹過這代工藝,。
雖說4LPE工藝已經(jīng)是三星foundry的最后一代FinFET器件工藝了,，但這仍然有利于我們了解三星foundry目前的技術發(fā)展水平，乃至當前半導體制造最尖端技術都有哪些特點,。
器件微縮與密度變化
我們之前撰文談4nm時提到過,，三星4nm工藝屬于7nm工藝之后的一次完整迭代，或者說這是個full node(不過它在基本規(guī)則上仍然較多地繼承了7LPP)——雖然不知就實際應用來看,，其壽命會多久：畢竟后續(xù)的3nm才是三星要推的重點,。這就意味著4LPE和臺積電N4的定位是不一樣的，后者是其前代工藝的改良版,。
就器件層面,，從Wikichip的總結來看，三星4LPE工藝的fin(鰭),、S/D(源極/漏極)都已經(jīng)來到了第7代(7nm和5nm分別是第5代和第6代);應用更多EUV光刻也是已知信息了,。
似乎從HP高性能和HD高密度單元來看，兩種CPP(Contact Poly Pitch)間距相比于5LPE都是沒有變化的,。三星在此前談到4LPE是有器件層面的pitch scaling的——或者說晶體管間距變小,，但沒有說具體怎么個縮法;2019年的時候，Wikichip曾說4LPE工藝的fin pitch有變化(27→25nm),，金屬互聯(lián)尤其是M1層有顯著變動(40→28nm),。
在晶體管密度方面，Wikichip早前就估算4LPE密度大約有8%的提升,。這就讓三星4LPE在晶體管密度上和臺積電N5達到了相似的水平,，都在140 MTr/mm?(百萬晶體管每平方毫米)左右——這是HD高密度單元庫的密度情況。
來源：WikiChip
HP高性能單元部分,，4LPE的晶體管密度約為97.1 MTr/mm?,。這個值和臺積電N5的高性能單元庫也相對接近，但略密一些,。目前尚不清楚臺積電“真·4nm”(因為N4已經(jīng)被TechInsights認為和5nm區(qū)別不大了)可達成的實際密度提升,，N4或N4P理論上也會有器件密度的小幅提升(臺積電公開的值是6%)。單純從器件密度來看,，N4和4LPE應該也差不了多少,。
不過不要忘了尖端制造工藝的另一名選手Intel。從Intel此前公開的信息來看,，Intel 4工藝的HP高性能單元晶體管密度可能達到了大約120 MTr/mm?,。這就讓臺積電和三星的4nm都不怎么夠看了。但一方面是Intel 4至少也要等到明年才來，另一方面是Intel 4工藝是沒有HD庫的,。
器件密度問題上另外值得一提的是,，4LPE在SRAM部分提供了一種UHD(超高密度)SRAM單元，不過利用的主要是COAG特性,，也就是單元scaling booster方面的優(yōu)化,。只不過三星也沒有公開UHD SRAM單元的尺寸信息，也無從談起和臺積電工藝的比較了,。
單元層面的密度優(yōu)化
一般器件層面的各種間距若無太大變化,，則密度提升或者說die size縮減要靠的就是所謂的scaling booster優(yōu)化方案了。前文已經(jīng)提到,，4LPE至少提供了HP高性能和HD高密度單元,，這兩個單元選擇都包含了兩種gate pitch，分別是54nm和60nm,，相比于5LPE是一樣的,。HD單元高度200nm，HP單元高度254nm,。據(jù)說這讓4LPE的單元成為目前已知單元高度的工藝節(jié)點里最短的單元,。
三星表示，4LPE相比于5LPE有額外的一些BEOL(back-end-of-line)和MOEL(middle-end-of-line)優(yōu)化,，令HD和HP單元的性能分別提升了3%和5%,。
在此多做一點解釋，此前有同學問FEOL,、MEOL,、BEOL是什么意思。CMOS制造大方向可以切分成3塊,，就是FEOL,、MEOL和BEOL。FEOL也就是前端制造過程,，一般是wafer之上的晶體管/器件級別的layout;而MEOL則可理解為晶體管級別的互連——不過MEOL僅限在晶體管層級的互連上,，是低層級的互連;BEOL后端流程進行的是P&R(placement and routing)階段的互連。當然其中還涉及到很多細節(jié),。
藉由各方面的優(yōu)化,，典型Vdd之下，4LPE相比于5LPE性能綜合提升大約7%,，而功耗降低12%;低Vdd之下,，這兩個數(shù)字則分別是10%和12%,。
來源：S. Badel et al., "Chip Variability Mitigation through Continuous Diffusion Enabled by EUV and Self-Aligned Gate Contact," 2018 14th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), 2018, Fig.2,9, doi: 10.1109/ICSICT.2018.8565694.
具體談談scaling booster方面的特性,。三星早在14nm工藝之上就引入了SDB(single diffusion break;也叫做single dummy gate;如上圖(b))，此前的科普文章里解釋過什么是SDB，不了解的可移步閱讀,。這是一種典型的可縮減單元尺寸的方案,，簡單來說是縮減原本用于隔離相鄰單元的位置的長度，達到讓單元更緊密的目的,。4LPE也不例外,，三星用類似的技術已經(jīng)很多年了。
不過值得一提的是,，在7nm工藝前后,，三星引入了一種MDB(mixed diffusion break)。對應的技術似乎是三星的獨家方案,，據(jù)說能夠更為精確地進行diffusion break相關時序與漏電分析,，混合使用SDB和DDB(double diffusion break，上圖(a))達成更好地性能與功耗平衡,。8nm,、7nm和5nm都選擇了MDB方案。
其實單純使用SDB需要考慮很多復雜的問題,，像這樣的方案在某些情況下會面臨電特性,、性能方面的不良效應。未知是三星已經(jīng)最小化影響,，還是為了追求更高的密度,。但三星也給出了在SDB方案下，和dummy gate(insulator)不同距離之下的gate的漏電情況,，似乎差別還是非常小的,。
另外一個比較重要的方案是COAG(contact over active gate)。以前的gate contact(柵極接點)是放在nMOS與pMOS器件之間的所謂ETE部分的——接點位置要伸到單元外面去,，這就要占據(jù)額外的die面積了,。三星是從7nm開始，把這個觸點位置逐漸移到邊緣位置,。
而在4nm上,，三星終于是把gate contact搬到了active area位置(Rx)，進一步縮減了單元高度,。似乎此前我們在介紹Intel 10nm工藝的時候就提到,，Intel早就這么干了。但可能當時的工藝水平還沒有像現(xiàn)在這么高,，臺積電也是在5nm工藝上達成的COAG,。COAG的實現(xiàn)據(jù)說是挺不容易的。
實則像SDB,、COAG這種看起來只是位置問題,，牽扯的因素很多,。且不說達成位置擺放精度之類的工程問題，要在不同位置下確保某些關鍵電特性的一致性,，還是相當考驗foundry廠的技術能力的,。比如SDB的應力控制;而像COAG這類方案下，三星還特別公布了把contact接點放在不同位置上,，閾值電壓的變化情況,。至少就三星公布的數(shù)據(jù)來看，從現(xiàn)在的gate contact接點,，到此前放置的邊緣,，不同位置的電壓漂移不到10mV。
到這種微觀世界的小調(diào)整,，尖端制造工藝上任意物理位置layout變化,、材料、化學等相關的微調(diào)都會帶來很多副作用,，對于最終的性能造成影響,。所以像pitch scaling之外的這些scaling booster方案要實施起來也很費時費力。
不過從這兩年foundry廠的推進工作來看,，尤其是三星自7nm之后開展的工作,，都充分說明了foundry廠當下尋求密度突破、die size縮減正越來越多地把工作放到單元層面,，或者說減少die上很多看起來像是浪費的面積;畢竟晶體管/器件層面的各種pitch scaling真的沒那么容易,。
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