根據(jù)WikiChip的一份報(bào)告,,臺(tái)積電的SRAM微縮速度已經(jīng)大大放緩。當(dāng)涉及到全新的制造節(jié)點(diǎn)時(shí),,我們希望它們能夠提高性能,、降低功耗并增加晶體管密度。但是,,盡管邏輯電路在最近的工藝技術(shù)中得到了很好的擴(kuò)展,,但SRAM單元一直落后,顯然在臺(tái)積電的3nm級(jí)生產(chǎn)節(jié)點(diǎn)上幾乎停止了微縮,。對(duì)于未來的CPU,、GPU和SoC來說,這是一個(gè)主要問題,,由于SRAM單元區(qū)域微縮緩慢,,它們可能會(huì)變得更加昂貴。
SRAM 微縮速度放緩
當(dāng)臺(tái)積電今年早些時(shí)候正式推出其N3制造技術(shù)時(shí),,它表示,,與其N5(5nm級(jí))工藝相比,新節(jié)點(diǎn)將在邏輯密度方面提供1.6倍和1.7倍的改進(jìn),。它沒有透露的是,,與N5相比,新技術(shù)的SRAM單元幾乎無法微縮,,根據(jù)WikiChip的說法,,WikiChip從國(guó)際電子設(shè)備會(huì)議(IEDM)上發(fā)表的臺(tái)積電論文中獲得了信息。
臺(tái)積電的N3具有0.0199μm2的SRAM位單元大小,,與N5的0.021μm2 SRAM位單元相比僅縮小了~5%,。改進(jìn)后的N3E變得更糟,因?yàn)樗鋫淞?.021 μm2 SRAM位單元(大致轉(zhuǎn)換為31.8 Mib / mm2),,這意味著與N5相比根本沒有縮放。
同時(shí),,英特爾的intel 4(最初稱為7nm EUV)將SRAM位單元尺寸從Intel 7(以前稱為10nm Enhanced SuperFin)的0.0312μm2減小到0.024μm2(大致轉(zhuǎn)換為27.8 Mib / mm2),這有點(diǎn)落后于臺(tái)積電的HD SRAM密度,。
此外,WikiChip還回顧了Imec的一次演示,,該演示文稿顯示在帶有叉形晶體管的“超過2nm節(jié)點(diǎn)”上SRAM密度約為60 Mib / mm2,。不過這種工藝技術(shù)還需要數(shù)年時(shí)間,從現(xiàn)在到那時(shí),,芯片設(shè)計(jì)人員將不得不開發(fā)英特爾和臺(tái)積電宣傳的SRAM密度處理器(盡管英特爾4不太可能被英特爾以外的任何人使用)。
后果很嚴(yán)重,!
這是個(gè)嚴(yán)重的壞消息,!從這個(gè)角度來看,雖然N3B和N3E據(jù)說都提供了1.6倍和1.7倍的芯片級(jí)晶體管縮放,,但SRAM的1.0倍和1.05倍縮放是災(zāi)難性的?,F(xiàn)在,,我們?nèi)匀活A(yù)計(jì)臺(tái)積電會(huì)在某個(gè)時(shí)候?yàn)镹3推出更密集的SRAM位單元變體,,我們確實(shí)希望將來看到SRAM的某種程度的微縮,但舊的SRAM微縮似乎已經(jīng)死了,。
假設(shè)在TSMC N16上有一個(gè)100億個(gè)晶體管芯片,,其中40%是SRAM, 60%是邏輯晶體管。忽略實(shí)際限制和模擬/物理/等等,,這樣一個(gè)假設(shè)的芯片的芯片面積約為255毫米2,,其中45毫米2(或17.6%)為SRAM。將完全相同的芯片縮小到N5將產(chǎn)生一個(gè)56毫米2的芯片,,其中12.58毫米2或占22.5%的芯片面積的SRAM,。將芯片進(jìn)一步縮小到N3將產(chǎn)生一個(gè)44毫米2的芯片,SRAM的面積依然是12.58毫米2,這將占據(jù)芯片面積的近30%,。
當(dāng)然,,影響不會(huì)全面感受到。芯片上的SRAM和緩存百分比因目標(biāo)市場(chǎng)和整體能力而異,。然而,,對(duì)于一些人工智能硬件初創(chuàng)公司來說,其架構(gòu)要求SRAM覆蓋芯片的很大一部分,,這些工程師將比其他工程師更快地遇到更多的挑戰(zhàn),。
現(xiàn)代芯片中的SRAM
現(xiàn)代 CPU、GPU 和 SoC 在處理數(shù)據(jù)時(shí)將 SRAM用于各種緩存,,并且從內(nèi)存中獲取數(shù)據(jù)的效率極低,,尤其是對(duì)于各種人工智能 (AI) 和機(jī)器學(xué)習(xí) (ML) 工作負(fù)載。但如今,,即使是智能手機(jī)的通用處理器,、圖形芯片和應(yīng)用處理器也攜帶著巨大的緩存:AMD的Ryzen 9 7950X總共攜帶81MB的緩存,而英偉達(dá)的AD102至少使用123MB的SRAM用于英偉達(dá)公開披露的各種緩存,。
展望未來,,對(duì)緩存 SRAM的需求只會(huì)增加,但對(duì)于N3(設(shè)置為僅用于少數(shù)產(chǎn)品)和N3E,,這就無法減少SRAM占用的芯片面積,,也無法降低與N5相比的新節(jié)點(diǎn)的更高成本。從本質(zhì)上講,,這意味著高性能處理器的芯片尺寸將會(huì)增加,,因此它們的成本也會(huì)增加。同時(shí),,與邏輯單元一樣,,SRAM單元也容易出現(xiàn)缺陷。在某種程度上,,芯片設(shè)計(jì)人員將能夠通過N3的FinFlex創(chuàng)新(在一個(gè)模塊中混合和匹配不同類型的FinFET,,以優(yōu)化其性能,功率或面積)來緩解較大的SRAM單元,,但在這一點(diǎn)上,,我們只能猜測(cè)這將帶來什么樣的成果。臺(tái)積電計(jì)劃推出其密度優(yōu)化的N3S工藝技術(shù),,與N5相比,,該技術(shù)有望縮小SRAM位單元的尺寸,但這將在2024年左右發(fā)生,,我們想知道這是否會(huì)為AMD,、Apple,、Nvidia和高通設(shè)計(jì)的芯片提供足夠的邏輯性能。
緩解措施,?
從成本角度來看,,減緩SRAM面積微縮速度的方法之一是采用多芯片設(shè)計(jì),并將較大的緩存分解到更便宜的節(jié)點(diǎn)上的獨(dú)立芯片中,。這是AMD在其3D V-Cache中所做的事情,盡管原因略有不同,。另一種方法是使用替代內(nèi)存技術(shù),,如eDRAM或FeRAM作為緩存,盡管后者有自己的特點(diǎn),。
無論如何,,在3nm及以上使用基于FinFET的節(jié)點(diǎn)減緩SRAM縮放速度似乎是未來幾年芯片設(shè)計(jì)人員面臨的主要挑戰(zhàn)。
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