過去的四十年里面，不斷發(fā)展的工藝和架構(gòu)設(shè)計(jì)共同推動(dòng)著摩爾定律持續(xù)前進(jìn)，即使是今天也還有3nm、2nm、1nm先進(jìn)工藝在地平線上遙遙可及,。但是現(xiàn)實(shí)趨勢來看，更高工藝,、更多核,、更大的芯片面積已經(jīng)不能帶來過去那種成本、性能,、功耗的全面優(yōu)勢,，摩爾定律確實(shí)是在進(jìn)入一個(gè)發(fā)展平臺(tái)期，也意味著我們進(jìn)入了“后摩爾時(shí)代”,。

　　半導(dǎo)體設(shè)計(jì)產(chǎn)業(yè)開始不僅是通過工藝的提升,，而是更多考慮系統(tǒng)、架構(gòu),、軟硬件協(xié)同等,，從系統(tǒng)來導(dǎo)向、從應(yīng)用來導(dǎo)向去驅(qū)動(dòng)芯片設(shè)計(jì),，讓用戶得到更好的體驗(yàn),。而這些也是EDA行業(yè)需要給半導(dǎo)體賦能的關(guān)鍵方向。以下是筆者基于多年EDA及半導(dǎo)體行業(yè)從業(yè)經(jīng)驗(yàn),，結(jié)合市場生態(tài)發(fā)展趨勢及需求,，對EDA工具未來發(fā)展方向的10點(diǎn)觀察與展望,，歡迎大家討論。

　　芯片驗(yàn)證向敏捷驗(yàn)證發(fā)展

　　芯片正變得越來越大,、越來越復(fù)雜,，我們需要更多的測試。而且芯片開發(fā)這種超級復(fù)雜的系統(tǒng)工程,，正在逐漸向“系統(tǒng)級驗(yàn)證測試驅(qū)動(dòng)開發(fā)”方向發(fā)展,，因?yàn)橄到y(tǒng)級驗(yàn)證測試才能暴露發(fā)現(xiàn)系統(tǒng)級工程每個(gè)環(huán)節(jié)中引入中的潛在問題，并證明整體設(shè)計(jì)的正確,。同時(shí),，正在迅速發(fā)展的新型敏捷設(shè)計(jì)語言，大多數(shù)也更偏向系統(tǒng)和架構(gòu)層面的設(shè)計(jì)定義,，但這就引入了“如何快速驗(yàn)證高層次設(shè)計(jì)定義”這個(gè)需求,。這幾方面的需求，都要求更快,、更好,、更完整、更智能的測試驗(yàn)證工具和方法學(xué),，即敏捷驗(yàn)證,。

　　目前很多EDA驗(yàn)證工具都在向敏捷的方向過渡，但需要的不是“散兵游勇”,，因此工具之間的整體協(xié)同也是敏捷驗(yàn)證必不可少的特性。

　　基于多核的高性能,、分布式系統(tǒng)成為軟件仿真驗(yàn)證的新發(fā)展方向

　　軟件邏輯仿真以其高可調(diào)試性,，在電路調(diào)試中始終占有重要地位。但I(xiàn)P和SoC電路設(shè)計(jì)變得越來越復(fù)雜,、與片上軟件的結(jié)合越來越緊密,，傳統(tǒng)只使用單核或少數(shù)CPU核的單進(jìn)程仿真，性能越來越無法滿足開發(fā)調(diào)試要求,，對復(fù)雜IP經(jīng)常只能運(yùn)行到幾赫茲或幾十赫茲的超低速度,。

　　因此，使用更多的處理器核,、更多的進(jìn)程進(jìn)行大規(guī)模電路的軟件仿真,，是一個(gè)重要的發(fā)展方向。

　　硬件驗(yàn)證系統(tǒng)向統(tǒng)一系統(tǒng),、雙模模式發(fā)展

　　基于FPGA或?qū)Ｓ糜布挠布?yàn)證系統(tǒng),，可以大大提高仿真性能，是仿真驗(yàn)證的重要手段,。但是,，由于數(shù)字邏輯調(diào)試,、軟件開發(fā)、系統(tǒng)軟硬件集成,、硬件接口驗(yàn)證等多種驗(yàn)證目標(biāo)的沖突,，硬件驗(yàn)證系統(tǒng)在過去由不同的團(tuán)隊(duì)和公司，設(shè)計(jì)成了原型驗(yàn)證和硬件仿真這兩種獨(dú)立的EDA硬件仿真系統(tǒng),。但它們的本質(zhì)并無區(qū)別,，都是由一種可配置的硬件系統(tǒng)去仿真多樣化的目標(biāo)設(shè)計(jì)。

　　因此,，在一種統(tǒng)一的硬件系統(tǒng)下,，根據(jù)不同的驗(yàn)證場景需求進(jìn)行不同的配置，分別實(shí)現(xiàn)原型驗(yàn)證模式和硬件仿真模式,，用雙模系統(tǒng)替換原來的雙系統(tǒng),，從而實(shí)現(xiàn)節(jié)約硬件、編譯,、部署成本的目標(biāo),，已經(jīng)是一種從金錢、時(shí)間,、人力投入多個(gè)方面提高EDA效率的發(fā)展方向,。

　　基于全新架構(gòu)的EDA 2.0工具與云計(jì)算深度結(jié)合

　　互聯(lián)網(wǎng)云平臺(tái)提供了近乎無限的計(jì)算彈性、存儲(chǔ)彈性和訪問便捷性,，因此EDA 2.0應(yīng)該與云平臺(tái)和云上多樣化的硬件結(jié)合,，充分利用成熟的云端軟硬件生態(tài)。

　　云平臺(tái)帶來的彈性資源可以支持EDA 2.0的智能計(jì)算和自動(dòng)化,，用無限制的算力去優(yōu)化EDA計(jì)算瓶頸,，使芯片設(shè)計(jì)流程更加智能，并加速芯片設(shè)計(jì)流程,。

　　同時(shí)彈性的云端算力也能優(yōu)化用戶的設(shè)計(jì)成本,。基于云平臺(tái)的EDA 2.0,，其付費(fèi)模式,、使用模式、使用地點(diǎn),、使用設(shè)備都會(huì)更加靈活,，讓EDA廠商和芯片設(shè)計(jì)團(tuán)隊(duì)都不再把精力放在“用哪些軟硬件資源來設(shè)計(jì)芯片”上，而更加關(guān)注“如何快速高質(zhì)量地設(shè)計(jì)芯片”,。

　　基于今天的技術(shù)起點(diǎn),，我們可以對EDA軟硬件框架和算法做創(chuàng)新、融合和重構(gòu),，拋棄過去的一些包袱,，采用更新的技術(shù)架構(gòu),。過去的單機(jī)或本地多機(jī)同步的軟件結(jié)構(gòu)要逐漸被改造為面向云平臺(tái)結(jié)構(gòu)的云原生軟件架構(gòu)，深度利用云端彈性性能,，并且給用戶提供更優(yōu)化的使用模式,。

　　多樣化的異構(gòu)EDA計(jì)算加速芯片開發(fā)

　　EDA的本質(zhì)是計(jì)算，包括了各種流程驅(qū)動(dòng)的圖結(jié)構(gòu)計(jì)算,、基于布爾計(jì)算的求解計(jì)算,、數(shù)據(jù)庫驅(qū)動(dòng)的設(shè)計(jì)數(shù)據(jù)調(diào)試、大數(shù)據(jù)驅(qū)動(dòng)的NP問題求解空間折疊等等,。而近年來由機(jī)器學(xué)習(xí)和大數(shù)據(jù)處理驅(qū)動(dòng)的新型異構(gòu)計(jì)算平臺(tái)層出不窮,，包括各種GPU、NPU,、基于新型處理器架構(gòu)的多核,、眾核CPU、DPU等等,，甚至是基于模擬量的存儲(chǔ)計(jì)算,、光計(jì)算，這些都有可能在一個(gè)或多個(gè)方面輔助EDA計(jì)算的加速,，這也是眾多DSA架構(gòu)團(tuán)隊(duì)非常有興趣的應(yīng)用領(lǐng)域,。

　　形式化驗(yàn)證更廣泛應(yīng)用，逐漸成為驗(yàn)證核簽（Sign-off）的必備工具

　　仿真方法學(xué)的應(yīng)用雖然普遍,，但也有其驗(yàn)證不完整,、耗費(fèi)大量時(shí)間的固有缺陷。而形式化驗(yàn)證經(jīng)過過去幾十年的發(fā)展,，已經(jīng)越來越成熟,，同時(shí)進(jìn)一步使用高效的算法求解器，透過智能調(diào)度引擎縮小求解空間,，并配合新型分布式云計(jì)算進(jìn)行快速的迭代。形式化驗(yàn)證不僅提供了一個(gè)比較完備的功能驗(yàn)證手段,，也為開發(fā)流程中各個(gè)環(huán)節(jié)之間,，例如HLS往下到RTL、RTL到Gate,，提供了一個(gè)非常有力的快速的等效性驗(yàn)證方法,。

　　智能化系統(tǒng)級調(diào)試方案進(jìn)一步實(shí)現(xiàn)驗(yàn)證調(diào)試自動(dòng)化

　　除了更多更好的仿真和形式化技術(shù)作為驗(yàn)證手段，不能忘記調(diào)試才是驗(yàn)證的核心目的之一,。多種EDA驗(yàn)證工具的功耗,、功能、日志,、覆蓋率等輸出,，最終都要匯總到調(diào)試工具中,，從整體到細(xì)節(jié)層層深入地分析。這個(gè)分析的流程,，除了需要優(yōu)秀的工程師,，還需要調(diào)試工具能更智能、更系統(tǒng)的自動(dòng)從數(shù)據(jù)中提煉分析數(shù)據(jù),，幫助工程師定位和解決問題,。新一代EDA 2.0的自動(dòng)和智能，必然需要智能的系統(tǒng)級調(diào)試方案的配合,。

　　從系統(tǒng)級驗(yàn)證場景定義到自動(dòng)驗(yàn)證系統(tǒng)的智能工具和方法學(xué)

　　IP復(fù)用在現(xiàn)代SoC和Chiplet system中已經(jīng)是普遍現(xiàn)象,，因此對IP的驗(yàn)證需求實(shí)際上逐漸下降。而隨之上升的是要驗(yàn)證由眾多IP或Chiplet構(gòu)成的系統(tǒng),，在目標(biāo)驗(yàn)證場景中的功能,、功耗、性能是否能達(dá)到要求,。因此我們需要的是從系統(tǒng)場景需求定義到芯片設(shè)計(jì)至系統(tǒng)集成之后整個(gè)流程中,，端到端的系統(tǒng)級場景驗(yàn)證方法。目前基于Accellera Systems Initiative標(biāo)準(zhǔn)化組織定義的PSS可移植激勵(lì)標(biāo)準(zhǔn),，已經(jīng)初步推動(dòng)EDA向這個(gè)領(lǐng)域發(fā)展,。國內(nèi)和國外EDA公司，也推出了基于PSS標(biāo)準(zhǔn)的場景級驗(yàn)證工具,，但其進(jìn)一步形成產(chǎn)業(yè)生態(tài),，必然需要未來幾年的努力。

　　系統(tǒng)級驗(yàn)證得到更多廠商和工具的支持

　　過去20年,，EDA行業(yè)一直在談?wù)撓到y(tǒng)級設(shè)計(jì),，但是真正面向系統(tǒng)級設(shè)計(jì)的EDA工具卻并不多。這本質(zhì)是因?yàn)橥ㄓ眯酒瑸橹髁鞯臅r(shí)代,，芯片設(shè)計(jì)者的核心目標(biāo)是PPA：即功耗,、性能和面積這些圍繞著“芯片設(shè)計(jì)”而展開的目標(biāo)。在這些核心目標(biāo)的驅(qū)動(dòng)下,，系統(tǒng)級設(shè)計(jì)很難展開,。但是，隨著全球高端制造工藝逐漸進(jìn)入瓶頸,、中端制造工藝產(chǎn)能迅速發(fā)展,、系統(tǒng)級電子產(chǎn)品越來越集成化、3D制造和封裝逐漸普及這幾個(gè)趨勢,，很多芯片可以接受犧牲一部分PPA目標(biāo),，以達(dá)到更低設(shè)計(jì)成本和更快系統(tǒng)創(chuàng)新周期。因此,，“系統(tǒng)級EDA”會(huì)越來越多地得到更多廠商和工具的支持,，圍繞系統(tǒng)級EDA的創(chuàng)新也會(huì)越來越多,。

　　芯片和系統(tǒng)產(chǎn)業(yè)鏈歡迎新生代EDA公司和創(chuàng)新工具的出現(xiàn)

　　EDA產(chǎn)業(yè)從70年代初誕生至今40多年，已經(jīng)形成了幾巨頭壟斷體系,，由EDA巨頭和芯片公司聯(lián)合定義的芯片設(shè)計(jì)驗(yàn)證方法學(xué),、工具鏈也基本固定。但近年來,，隨著芯片成為系統(tǒng)產(chǎn)業(yè)的核心關(guān)鍵,，越來越多的目光投向了EDA。我們可以看到谷歌致力于AI打造的后端布局工具并倡導(dǎo)開源芯片項(xiàng)目,；各種開源IP,、開源芯片、圍繞Chisel,、SpinalHDL等多種EDA語言的創(chuàng)新工具層出不窮,；中國國產(chǎn)EDA公司紛紛嶄露頭角… 我們可以預(yù)計(jì)，在系統(tǒng)產(chǎn)業(yè)的強(qiáng)大需求推動(dòng)下,，新生代EDA公司和創(chuàng)新工具必將越來越多,，將EDA打造為更智能更高效率的產(chǎn)業(yè)鏈平臺(tái)。

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