《電子技術應用》
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自適應跨平臺PSS中間件架構(gòu)及開發(fā)
2023年電子技術應用第1期
王鋒，王磊,，張栗榕
新華三半導體技術有限公司 西安研究所,，陜西 西安 710075
摘要： 芯片工藝、規(guī)模不斷在提升,，所包含的功能越來越復雜,。多核、多線程中央處理器（Central Processing Unit,，CPU）,，多維度片上網(wǎng)絡（Network on Chip，NoC）,，高速,、高密度接口，各類外設等IP（Intellectual Property）集成在芯片上系統(tǒng)（System on Chip,，SoC）,，使芯片開發(fā)階段的仿真驗證場景極其復雜，對芯片特別是SoC開發(fā)和驗證完備性帶來巨大挑戰(zhàn),。當前在芯片開發(fā)領域,，便攜式測試和激勵標準（Portable Test and Stimulus， PSS）是在UVM（Universal Verification Methodology）驗證方法學基礎上進一步解決隨機化和跨平臺的復雜組合場景定義和代碼生成難題,。
關鍵詞： 芯片 PSS 中間件 驗證 VIP
中圖分類號：TN402
文獻標志碼：A
DOI: 10.16157/j.issn.0258-7998.222962
中文引用格式： 王鋒,，王磊，張栗榕. 自適應跨平臺PSS中間件架構(gòu)及開發(fā)[J]. 電子技術應用,，2023,，49(1)：20-25.
英文引用格式： Wang Feng,，Wang Lei，Zhang Lirong. Self-adapting midware architecture & development for cross-platform PSS[J]. Application of Electronic Technique,，2023,，49(1)：20-25.
Self-adapting midware architecture & development for cross-platform PSS
Wang Feng，Wang Lei,，Zhang Lirong
Xi′an R&D Institute,， New H3C Semiconductor， Xi′an 710075,， China)
Abstract： With continuous evolution of semiconductor process technologies and IC (Integrated Chip) scales, more and more complex functions are integrated. Multi-core multi-thread CPU (Central Processing Unit), multi-dimension NoC (Network on Chip), high speed interfaces, kinds of peripherals and so on IP (Intellectual Property) are integrated into SoC (System on Chip). As a result, verification scenarios during IC development become extremely complicated, which leads to great challenges to the SoC development and corresponding verification completeness. Currently PSS (Portable Test Stimulus Standard) has been introduced along with the UVM (Universal Verification Methodology) for generating extensive randomized stimulus with more complicated scenarios.
Key words : IC,；PSS；midware,；verification,；VIP

0　引言

    隨著半導體行業(yè)的高速發(fā)展，集成電路的規(guī)模和設計的復雜性在不斷地增大,，使得芯片設計的正確性很難保證,，與此同時，芯片驗證也越來越困難,，成為了現(xiàn)代芯片開發(fā)周期的瓶頸[1],。隨著芯片驗證方法學的發(fā)展，傳統(tǒng)的電子設計自動化（Electronic Design Automation, EDA）驗證發(fā)展到與硬件加速（Emulator,，EMU）平臺和FPGA（Field Programmable Gate Array）原型驗證平臺混合的驗證手段,。而如何在模塊級、子系統(tǒng)級,、系統(tǒng)級等不同層級和EDA,、EMU、FPGA不同類型測試臺（Testbench,，TB）上進行測試激勵的復用,，確保不同平臺驗證的一致性，成為了新的挑戰(zhàn)[2],。

    為了實現(xiàn)測試激勵的有效復用,，繼UVM（Universal Verification Methodology）之后，Accellera標準組織推出了便攜式測試和激勵標準（Portable Stimulus Standard,，PSS）,，其目標是提供一個獨立的測試激勵來源，并在更高的抽象級別上定義激勵和場景,，從而實現(xiàn)跨層級和平臺的場景描述和測試激勵復用,。其主要的特點如下：

    (1) 通過PSS建模在更高抽象級別上指定激勵和測試，可定義面向CPU（Central Processing Unit）和各類接口協(xié)議的復雜組合場景,。

    (2) 可以方便地生成隨機組合場景的C/C++或者SV (SystemVerilog）代碼,，通過編譯并加載C/C++如案卷程序?qū)崿F(xiàn)CPU的驗證場景,，通過調(diào)用驗證IP（Verification Intellectual Property, VIP）或硬件加速VIP（Accelerated VIP，AVIP）實現(xiàn)對特定協(xié)議接口的激勵,。

    (3) PSS場景模型不僅可應用于模塊級,、子系統(tǒng)級和系統(tǒng)級EDA測試臺，還可以用在EMU,、FPGA平臺,，為不同級別的平臺產(chǎn)生相同的激勵，實現(xiàn)了測試激勵復用,，確保了驗證的一致性,。




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作者信息：

王鋒,，王磊,，張栗榕

（新華三半導體技術有限公司 西安研究所，陜西 西安 710075）




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