《電子技術(shù)應(yīng)用》
您所在的位置:首頁 > 模擬設(shè)計 > 設(shè)計應(yīng)用 > Optimality在多個場景的時域仿真中高效性的深度研究
Optimality在多個場景的時域仿真中高效性的深度研究
電子技術(shù)應(yīng)用
黃剛,,吳均
深圳市一博科技股份有限公司
摘要: 隨著產(chǎn)品的速率及復(fù)雜性越來越高,針對仿真而言,除了要求仿真本身具有非常高的精度外,,還對仿真的效率提出了很高的要求。具體到不同的信號模塊,,如DDR系統(tǒng)或者高速串行信號上,,基于速率越來越高,越來越希望仿真給能出“最優(yōu)解”的配置,,例如DDR5顆粒的ODT的最優(yōu)配置,,高速信號芯片的加重均衡的最優(yōu)配置等參數(shù)。那么如何在成百上千種組合的參數(shù)中選擇相對最優(yōu)的參數(shù)呢?傳統(tǒng)的軟件只能通過大量的掃描來進行篩選,,在仿真時間和工程師的精力兩方面都有比較大的耗費,。使用Optimality軟件,通過分享一些具體的仿真案例,,展現(xiàn)軟件的智能性,,幫助使用者更快速挑選出最優(yōu)的參數(shù),使DDR及高速串行的仿真工作變得更加輕松,,充分體現(xiàn)出Optimality軟件的高效性,。
關(guān)鍵詞: Optimality DDR5 DDR4 ODT SystemSI
中圖分類號:TN402 文獻標志碼:A DOI: 10.16157/j.issn.0258-7998.240806
中文引用格式: 黃剛,吳均. Optimality在多個場景的時域仿真中高效性的深度研究[J]. 電子技術(shù)應(yīng)用,,2024,,50(8):42-47.
英文引用格式: Huang Gang,Wu Jun. In-depth research about the efficient of Optimality in time domain simulation of multiple design cases[J]. Application of Electronic Technique,,2024,,50(8):42-47.
In-depth research about the efficient of Optimality in time domain simulation of multiple design cases
Huang Gang,Wu Jun
Shenzhen Edadoc Technology Co.,,Ltd.
Abstract: With the increasing speed and complexity of products, for simulation, it not only requirs the simulation itself to have a very high accuracy, but also puts forward high requirements for the efficiency of simulation. Specific to different signal modules, such as DDR systems or high-speed signals, because of the increasing speed, more and more people hope simulation can tell us the "optimal solution", such as the optimal configuration of DDR5 particles ODT, the optimal equalization and de-emphasis configuration of chip. How do you get the relatively optimal parameter among hundreds or thousands of combinations of parameters? Traditional software can only be screened through a large number of scans, which has a relatively large cost in both simulation time and engineer's energy. In this paper, Optimality software is used. By sharing some specific simulation cases, we can see the intelligence of the software, which can help us select the optimal parameters more quickly, make the simulation work of DDR and high-speed module easier, and fully reflect the efficiency of this software.
Key words : Optimality,;DDR5;DDR4,;ODT,;System SI;emphasis and equalization

引言

對于業(yè)界內(nèi)兩種主要的信號模塊:DDR模塊和高速串行鏈路模塊,,針對信號質(zhì)量,,在仿真評估中都會給出比較明確的時域標準。例如傳統(tǒng)DDR4的地址控制信號中,,會以高低電平閾值來約束DDR4的信號質(zhì)量,,如圖1所示。

111.png

圖1 DDR4地址控制信號閾值標準

如果從DDR4升級到DDR5,,DDR5的地址控制信號質(zhì)量的判斷標準會變成眼圖的形式,,如圖2所示。

222.png

圖2 DDR5地址控制信號眼圖標準

DDR5的眼圖判斷形式其實就很像傳統(tǒng)意義上的高速串行信號了,,圖3是某芯片的25 Gb/s信號的眼圖接收要求,。

333.png

圖3 某芯片25 Gb/s高速串行信號眼圖接收標準

每種不同的信號類型有了對應(yīng)的判斷標準外,不同的工程師在信號質(zhì)量滿足標準后,,對裕量的要求可能會不同,,圖4給出了不同裕量仿真結(jié)果對比。大家總是希望有更多的裕量,,例如還是上述的DDR4的地址控制信號仿真結(jié)果,,如圖5所示,,當兩個仿真結(jié)果都能滿足判斷標準之后,相信大家更希望獲得case B仿真結(jié)果的設(shè)計,,畢竟它的裕量更大,。

444.png

圖4 DDR4地址控制信號仿真結(jié)果裕量對比

555.png

圖5 25 Gb/s高速串行信號仿真結(jié)果裕量對比

同樣在高速串行信號也存在同樣的選擇,眼圖裕量大的case總是大家的第一選擇,。

不同裕量的仿真結(jié)果其實代表著仿真參數(shù)的不同,,在DDR信號仿真中,可能代表著主控芯片驅(qū)動或者顆粒ODT值的不同,,對于高速串行信號仿真而言,,則可能是芯片的加重均衡參數(shù)的不同,。那么本節(jié)就帶出一個值得思考的問題,,到底在仿真中如何能夠準確且快速地找到最佳的參數(shù)從而得到最大裕量的仿真結(jié)果呢?

本文詳細內(nèi)容請下載:

http://forexkbc.com/resource/share/2000006120


作者信息:

黃剛,,吳均

(深圳市一博科技股份有限公司,, 廣東 深圳 518051)


Magazine.Subscription.jpg

此內(nèi)容為AET網(wǎng)站原創(chuàng),未經(jīng)授權(quán)禁止轉(zhuǎn)載,。