0 引言

　　超聲無損檢測技術(shù)是根據(jù)材料缺陷所顯示的聲學(xué)性質(zhì)對超聲波傳播的影響來探測其缺陷的方法,。利用該技術(shù)可以測量各種金屬,、非金屬,、復(fù)合材料等介質(zhì)內(nèi)的裂縫,、氣孔,、夾雜等缺陷信息,。由于超聲波檢測具有穿透力強(qiáng),，檢測靈敏度高等優(yōu)點(diǎn),，因而在航空航天、冶金造船,、石油化工,、鐵路等領(lǐng)域起著廣泛的作用。一般采用超聲無損檢測技術(shù)的超聲探傷儀有模擬式和數(shù)字式之分,，隨著計(jì)算機(jī)技術(shù),、微電子技術(shù)及數(shù)字信號處理技術(shù)的發(fā)展，傳統(tǒng)的模擬式超聲探傷儀正逐漸被功能先進(jìn)的數(shù)字式超聲探傷儀所取代,。

　　超聲波的回波信號是高頻信號,，其中心頻率最高達(dá)到20 MHz以上，常用的超聲波探頭中回波信號的頻率一般為2．5～10 MHz,，要使這樣的高頻信號數(shù)字化,，系統(tǒng)就對模／數(shù)轉(zhuǎn)換電路提出了很高的要求。根據(jù)Shannon采樣定理和Nyquist采樣準(zhǔn)則,，在理想的數(shù)據(jù)采集系統(tǒng)中,，為了使采樣信號不失真地復(fù)現(xiàn)輸入信號，采樣頻率至少是輸入信號最高頻率的兩倍。在實(shí)際使用中,，為保證數(shù)據(jù)采集的準(zhǔn)確度,，應(yīng)增加在每個輸入信號周期內(nèi)的采樣次數(shù)，一般每周期采樣7～lO次,。有些系統(tǒng)對采樣信號頻率的要求更高?，F(xiàn)有的模／數(shù)轉(zhuǎn)換電路方案在可靠性、功耗,、采樣速度和精度上都存在諸多不足,，不能滿足某些實(shí)際情況的需要，而大規(guī)模集成電路技術(shù)的發(fā)展為設(shè)計(jì)高速,、高精度,、高可靠性、低功耗的超聲信號采集方案提供了可能性,。本文設(shè)計(jì)了一種采樣速率達(dá)100 MHz的超聲波采集模塊,，并通過FPGA對采樣數(shù)據(jù)進(jìn)行壓縮后進(jìn)行數(shù)據(jù)緩存。

　　l 數(shù)字式超聲探傷儀原理

　　數(shù)字式超聲探傷儀結(jié)構(gòu)框圖如圖1所示,。

　　數(shù)字化超聲探傷儀一般包括超聲發(fā)射單元,、超聲接收單元、信號調(diào)理單元(包括放大,、檢波,、濾波等模擬信號處理環(huán)節(jié))、模數(shù)(A／D)轉(zhuǎn)換單元,、數(shù)據(jù)緩沖單元,、數(shù)據(jù)處理單元、波形顯示單元以及系統(tǒng)控制與輸入／輸出單元(包括通信,、鍵盤操作,、報(bào)警等)。本文主要討論數(shù)字式超聲探傷儀中高速采集的關(guān)鍵技術(shù)與實(shí)現(xiàn)方法,，涉及到A／D轉(zhuǎn)換單元和數(shù)據(jù)緩沖單元,。

　　2 高速度、高精度采樣硬件結(jié)構(gòu)

　　2．1 數(shù)據(jù)采集模塊的結(jié)構(gòu)框圖

　　圖2給出本文數(shù)據(jù)采集模塊的硬件結(jié)構(gòu)框圖,，它由高速A／D數(shù)據(jù)轉(zhuǎn)換器,、FPGA、時鐘電路,、復(fù)位電路及電源電路組成,。其中，A／D數(shù)據(jù)轉(zhuǎn)換器負(fù)責(zé)對模擬信號進(jìn)行采集轉(zhuǎn)換,；FPGA負(fù)責(zé)采集控制,、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖,。下面對A／D數(shù)據(jù)轉(zhuǎn)換器及FPGA進(jìn)行介紹。

　　2．2 AD9446簡介

　　AD9446是一種16 b ADC,，具有高達(dá)100 MSPS的采樣率,，同時集成有高性能采樣保持器和參考電壓源。同大多數(shù)高速大動態(tài)范圍的ADC芯片一樣,，AD9446也是差分輸入,，這種輸入方式能夠很好地抑制偶次諧波和共模信號的干擾。AD9446可以工作在CMOS模式和低電壓差分信號(LVD-S)模式,，通過輸出邏輯控制引腳進(jìn)行模式設(shè)置,。另外，AD9446的數(shù)字輸出也是可選擇的,。可以為直接二進(jìn)制源碼或二進(jìn)制補(bǔ)碼方式,。在實(shí)際電路的PCB設(shè)計(jì)中,，由于AD9446是對噪聲敏感的模擬器件，所以在具體PCB設(shè)計(jì)時需做到以下幾個方面：A／D模擬電源單獨(dú)供電,，模擬地與數(shù)字地單點(diǎn)接地,，差分輸入線等長，采用精確的參考電壓源等,。

　　2．3 采集控制,、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖的FPGA實(shí)現(xiàn)

　　FPGA主要實(shí)現(xiàn)整個模塊的數(shù)據(jù)采集控制、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖等功能,。文中FPGA采用Xilinx公司的Spartan3E系列(XC3S500E),。這款FPGA芯片功能強(qiáng)大，I／O資源豐富,，能夠滿足很多實(shí)際場合的需要,。下面對其中數(shù)據(jù)采集控制、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖FIFO的設(shè)計(jì)做出介紹,。

　　2．3．1 數(shù)據(jù)采集控制

　　AD9446芯片的控制時序與傳統(tǒng)的低速A／D有所不同,，它完全依靠時鐘來控制其采樣、轉(zhuǎn)換和數(shù)據(jù)輸出,。AD9446通常在CLK第一個時鐘的上升沿開始采樣轉(zhuǎn)換,，并在經(jīng)過延遲tpd后，開始輸出數(shù)據(jù),。而數(shù)據(jù)則在第13個時鐘到來時才出現(xiàn)在D15～D0端口上,。圖3是AD9446工作在CMOS模式下的時序圖。

　　數(shù)字時鐘管理單元(DCM)是FPGA內(nèi)部管理,、掌控時鐘的專用模塊,，能完成分頻,、倍頻、去抖動和相移等功能,。通過FPGA的DCM可以很方便地對AD9446的時鐘輸入信號進(jìn)行掌控,。在實(shí)際電路中需要注意的是要做到DCM倍頻輸出的時鐘信號與AD9446的時鐘輸入信號保持電平匹配。

　　下面給出調(diào)用DCM后時鐘輸出的VHDL語言描述：

　　2．3．2 數(shù)據(jù)壓縮

　　數(shù)據(jù)壓縮處理是對射頻信號高速采樣后進(jìn)行前置處理的重要環(huán)節(jié)之一,，需要在保持超聲回波信號基本特征前提下對采樣數(shù)據(jù)進(jìn)行在線壓縮,，而且要求壓縮后的數(shù)據(jù)與原始采樣信號的包絡(luò)相吻合。為此,，在每次壓縮過程中,，只取采樣所得的最大值，而舍棄其他采樣值,。FPGA將計(jì)算所得采樣數(shù)據(jù)的壓縮比,、探頭前沿延時計(jì)數(shù)值等數(shù)據(jù)送入相應(yīng)的鎖存器，然后發(fā)出時序復(fù)位命令并發(fā)射,，啟動探頭延時計(jì)數(shù),，延時到后啟動A／D采樣，同時壓縮比計(jì)數(shù)器開始計(jì)數(shù),，在時鐘信號的控制下,，每采樣一次，壓縮比計(jì)數(shù)器減1,，并將當(dāng)前采樣值與前次采樣值比較,，如大于則保存，否則舍棄,，直至壓縮比計(jì)數(shù)到零后,，得到一個有效的采樣數(shù)據(jù)。同時壓縮比計(jì)數(shù)器自動復(fù)位,，重新開始計(jì)數(shù),，其工作流程如圖4所示。

　　2．3．3 數(shù)據(jù)緩沖

　　為了解決前端數(shù)據(jù)采集與后端數(shù)據(jù)傳輸在速率上的不匹配問題,，在FPGA內(nèi)部設(shè)置一塊數(shù)據(jù)緩沖FIFO,，大小為8K×16 b，壓縮后的數(shù)據(jù)直接存儲到FIFO中,，而微處理器對FIFO中數(shù)據(jù)的讀取通過中斷方式完成,。數(shù)據(jù)緩沖FIFO通過core generator例化，只需要少量的讀／寫控制邏輯就可以使FIFO正常工作,，而且FIFO的大小可以在FPGA提供的RAM位數(shù)范圍內(nèi)靈活設(shè)置,。下面給出例化后的FIFO的VHDL語言描述：

　　保存在FIFO中的數(shù)據(jù)通過這些邏輯控制端口便于微處理器對其進(jìn)行讀取、清零等操作,。

　　3 結(jié)語

　　設(shè)計(jì)的基于AD9446的數(shù)據(jù)采集模塊采用FPGA實(shí)現(xiàn)數(shù)據(jù)采集控制,、數(shù)據(jù)壓縮及數(shù)據(jù)緩沖等功能,，簡化了硬件電路，提高了模塊的可靠性和穩(wěn)定性,，并有利于模塊的功能升級,。同時采用高速高精度模／數(shù)轉(zhuǎn)換器滿足了數(shù)字式超聲波探傷系統(tǒng)對數(shù)據(jù)采集精度方面的要求。另外,，F(xiàn)P-GA對數(shù)據(jù)進(jìn)行的預(yù)處理,，方便了微處理器對數(shù)據(jù)的調(diào)用和后處理。