1 引言
某飛行器發(fā)射前，需測試飛行器各項參數,，參數測試是通過數據記錄器記錄飛行器數據并傳至地面測試臺,。測試過程中，為了保證測試人員人身安全,，飛行器和地面測試臺間距需有300 m,，兩者間采用長線數據傳輸。現有的技術有：RS一485總線,，在幾百米時,，傳輸速度較低；CAN總線雖具有較高的可靠性,，但傳輸速度也較低,；而千兆以太網接口的傳輸速度很快,，但以太網協(xié)議復雜，不適用,。為此,，這里提出一種基于FPGA和LVDS接口器件的光纜傳輸技術。
2 LVDS簡介
低電壓差分信號(Low Voltage Differential Signaling,，簡稱LVDS)是一種適應高速數據傳輸的通用點對點物理接口技術,。它采用低擺幅差分信號技術，使其信號能在差分PCB線對兒或平衡電纜上以幾百Mb／s的速度傳輸．其低擺幅和低電流驅動輸出實現低噪聲和低功耗,。
每個點到點連接的差分對兒由驅動器,、互連器和接收器組成。驅動器和接收器主要完成TTL信號和LVDS信號之間的轉換,?；ミB器包含電纜、PCB上差分線對兒以及匹配電阻,。LVDS驅動器由一個驅動差分線對兒的電流源組成,，LVDS接收器具有高輸入阻抗，因此驅動器輸出的電流大部分都流經100Ω的匹配電阻,，并在接收器的輸入端產生約350 mV的電壓,。當驅動器翻轉將改變流經電阻的電流方向，因此產生有效的邏輯1和邏輯O的低擺幅驅動信號實現高速操作并減小功耗,，差分信號提供適當噪聲邊緣,。不管使用的是PCB線對兒還是電纜，都必須防止反射,，減少電磁干擾,。LVDS要求使用一只與介質相匹配的終端電阻，應將其盡可能地靠近接收器放置,。LVDS接收器可以承受1 V的驅動器與接收器間對接地的電壓差,。由于LVDS驅動器典型的偏置電壓為1．2 V，所以其電壓差驅動器典型的偏置電壓以及輕度耦合噪聲之和范圍為0．2～2．2 V,。建議接收器的輸入電壓范圍為0～2．4 V,。
3 總體設計方案
系統(tǒng)設計要求傳輸速度應在1~16 Mb／s自動適應，傳輸距離不小于300 m,，且必須與其他系統(tǒng)電磁隔離,，避免電磁干擾。因此,，該系統(tǒng)設計采用集成的LVDS接口器件DS92LVl021，其數據傳輸速度是1*0 Mb／s,，10位數據位,。而CLC001,，CLC012為專用長線電纜驅動器，與光模塊相結合可將傳輸距離擴展2 km,，且外部電路簡單,，功耗低。FPGA選用Spartan一2系列器件,，其最高工作速度為200 MHz,，邏輯宏單元豐富，滿足系統(tǒng)設計要求,。因此,，該系統(tǒng)設計選用LVDS接口器件實現LVDS長線傳輸，而記錄器,、測試臺和LVDS器件接口的時序匹配則選用FPGA實現,。
圖1為系統(tǒng)設計的框圖，測試臺發(fā)送的STATE,、CTLl,、CTL2等狀態(tài)及控制信號傳送至記錄器，并將記錄器發(fā)送的數據及同步時鐘傳送至地面測試臺,。其中,，記錄器、LVDS發(fā)送端,、LVDS接收端的電源均由測試臺提供,，電壓為+9 V。
LVDS長線傳輸模塊分為LVDS發(fā)送電路和LVDS接收電路,。LVDS發(fā)送電路將從記錄器接收到的并行數據進行速度匹配后轉換成LVDS串行數據流,，并通過雙絞線發(fā)送。LVDS接收電路將接收到的LVDS串行數據流還原成并行數據進行速度匹配后送至測試臺,。
4 硬件設計
該系統(tǒng)設計的關鍵部分為LVDS的接口設計,，由于傳輸數據速度很高，因此應按照高速電路的要求進行設計,，所有布線應盡量短,，傳輸線路阻抗匹配。傳輸模塊發(fā)送端工作時首先由FPGA給DS92LV1021的使能端DEN及TCLK-R／F觸發(fā)沿選擇高電平,，并向TCLK引腳輸出20 MHz的工作時鐘,，接著DS92LV1021將從FPGA處接收到的TTL并行信號轉換為LVDS標準的串行信號，再由Do一及Do+輸出至CLC001驅動器,，經電光轉換后,，由光纜傳輸至接收板電路，并由接收電路的光電轉換器送至CLC012，從而補償已衰減的信號,，再由DS92LV1212解串器還原出10位并行數據及l(fā)位時鐘位,。圖2為發(fā)送電路原理圖。
傳輸模塊接收端主要由CLC012均衡器及DS92LV1212解串器組成,。DS92LV1212的D00~D09將還原出的并行數據輸出,，RCLK為還原出的同步時鐘，REFCLK為解串器的工作時鐘,，由FPGA給出,。
5 軟件設計
系統(tǒng)上電后，測試臺先向采編器發(fā)出讀數命令,，采編器接到命令后,，以l Mb／s的速度輸出8位并行數據，而LVDS傳輸器件最低工作速度為16 Mb／s,，為了實現速度匹配與自適應,，該系統(tǒng)設計采用了Soatan-2E型FPGA內部雙口RAM實現FIFO，其時鐘最高工作頻率為200 MHz,，滿足要求,，當采編器以1 M b／s速度輸出數據時，首先進入FPGA內部FIFO,，FPGA內部對數據計數,，當存滿512個數后，FPGA以20 Mb／s的速度輸出8位并行數據,，為了保證DS92LVl021一直處于工作狀態(tài),，FPGA在兩次發(fā)送數據的間歇所輸出的無效數，有效數和無效數通過LVDS傳輸器件的lO位數據位的高2位數據位作為標志位進行區(qū)分,，在接收端FPGA通過判斷標志位來識別有效數或無效數,，舍棄無效數，保證數據正確傳輸,。FPGA在整個系統(tǒng)中起數據緩沖作用,，由于采用FIFO作為外部數據接口，所以可實現對外部數據的自適應要求,。整個程序用VHDL語言編寫,，流程圖如圖3所示。
6 試驗結果
為了測試最終效果,，在發(fā)送電路和接收電路之間用不同長度的單模光纖連接,，系統(tǒng)上電后，發(fā)送端發(fā)送數據速度為20 Mb／s,，使用示波器捕獲接收端數據波形,，并進行對比，實驗結果記錄如表1所列。圖4和圖5分別給出100 m和300 m光纜的數據波形,。由數據波形圖知,，在傳輸過程中，波形畸變非常小,，沒有出現誤碼和丟數的現象，完全滿足系統(tǒng)要求,。
7 結語
本文所述LVDS長線傳輸方案具有電路設計簡單,，傳輸速度快，傳輸距離遠的優(yōu)點,，并且對傳輸速度能夠自適應,，在需遠距離傳輸的環(huán)境中有廣闊的應用前景。