1 引 言

        由于雷達(dá)所處的環(huán)境的復(fù)雜性，除了地物,、云雨,、鳥(niǎo)群等干擾外，還可能來(lái)自臨近的雷達(dá)異步干擾,、電臺(tái)干擾等,。所有的干擾，經(jīng)過(guò)接收機(jī)進(jìn)入信號(hào)處理機(jī),，雖然經(jīng)過(guò)了中頻信號(hào)的處理,，但還可能有殘余。因此,，為了得到更好的檢測(cè)性能,，在檢測(cè)前進(jìn)行一次視頻積累是非常必要的。 

        雖然視頻積累的效果不如相參積累,，但是視頻積累的工程實(shí)現(xiàn)比較簡(jiǎn)單,，對(duì)雷達(dá)的收發(fā)系統(tǒng)沒(méi)有嚴(yán)格的相參性要求，且對(duì)大多數(shù)運(yùn)動(dòng)目標(biāo)來(lái)講其回波的起伏將明顯破壞相鄰回波信號(hào)的相位相參性,，因此在許多實(shí)際工程應(yīng)用場(chǎng)合還是采用視頻積累,。 

        在雷達(dá)視頻積累算法的工程實(shí)現(xiàn)過(guò)程中，需要雷達(dá)信號(hào)處理器具有較快的實(shí)時(shí)性，并且對(duì)信號(hào)處理器的穩(wěn)定性,、體積,、功耗等也有嚴(yán)格的要求。近年來(lái)隨著FPGA技術(shù)的快速發(fā)展,，為我們提供了一種更好的解決這一問(wèn)題的途徑,。由于FPGA本身所具備的并行結(jié)構(gòu)的算術(shù)結(jié)構(gòu)，使得FPGA特別適合用作高性能的數(shù)據(jù)通路處理器,。利用FPGA實(shí)現(xiàn)雷達(dá)視頻積累算法具有實(shí)時(shí)強(qiáng),，硬件系統(tǒng)體積小結(jié)構(gòu)靈活，適于模塊化設(shè)計(jì),，開(kāi)發(fā)期短,，并且支持在線可編程，使系統(tǒng)具有較強(qiáng)的通用性可擴(kuò)展性等優(yōu)點(diǎn),。本文以此為出發(fā)點(diǎn),，提出并討論一種利用FPGA技術(shù)實(shí)現(xiàn)雷達(dá)視頻積累的方法。

2 系統(tǒng)的硬件結(jié)構(gòu) 

        在具體實(shí)現(xiàn)過(guò)程中主要采用一塊基于FPGA的芯達(dá)信號(hào)處理卡,，既可以采集來(lái)自雷達(dá)接收機(jī)的中頻,、視頻信號(hào)并對(duì)其進(jìn)行數(shù)字信號(hào)處理，又可以自身模擬產(chǎn)生雷達(dá)中頻,、視頻信號(hào)進(jìn)行數(shù)字信號(hào)處理或不處理直接送往雷達(dá)信號(hào)處理機(jī),。雷達(dá)信號(hào)處理卡的硬件電路結(jié)構(gòu)框圖如圖1所示。 

        FPGA采用的是Xilinx公司的100萬(wàn)門(mén)FPGA芯片XC3S1000,，其配置芯片為Xilinx公司的1 Mb容量PROM芯片XC18V01,，以主動(dòng)串行方式對(duì)FPGA進(jìn)行上電配置。AD,，DA分別為ADI公司12位高速模數(shù)轉(zhuǎn)換芯片AD9432與14位高速數(shù)模轉(zhuǎn)換芯片AD9764SRAM采用Cypress公司的256 k×16 b SRAM芯片CYTC1041,。 

        設(shè)計(jì)中利用FPGA實(shí)現(xiàn)32 b／33 MHz的PCI接口邏輯，進(jìn)行實(shí)時(shí)信號(hào)采集和傳輸控制,。由于FPGA具有層次化的存儲(chǔ)器系統(tǒng),，其基本邏輯功能塊可以配置成16×1，16×2或32×1的同步RAM,，或16×1的雙端口同步RAM,，因此可以在FPGA內(nèi)部配置高速雙口RAM用來(lái)作為信號(hào)傳輸?shù)臄?shù)據(jù)緩沖器。同時(shí),，為了節(jié)省FPGA的內(nèi)部邏輯資源,，在FPGA外圍配置了適當(dāng)?shù)腟RAM用來(lái)存儲(chǔ)數(shù)據(jù)。
3 視頻積累算法在FPGA上的實(shí)現(xiàn) 

        通常視頻積累的工程實(shí)現(xiàn)有多種方法,。從時(shí)域上來(lái)說(shuō),，視頻積累是將連續(xù)N個(gè)重復(fù)周期同一距離單元的視頻回波信號(hào)進(jìn)行疊加，因此實(shí)現(xiàn)脈沖串積累離不開(kāi)延遲線,。在使用FPGA實(shí)現(xiàn)數(shù)字延遲線時(shí),，需要將前面N-1個(gè)周期的信號(hào)量化后存儲(chǔ)起來(lái)，這樣做需要較大的存儲(chǔ)量和運(yùn)算量,。所以在實(shí)際工程中,，常采用滑窗檢測(cè)器用于天線波束掃過(guò)目標(biāo)時(shí)收到回波脈沖數(shù)N較少的場(chǎng)合，但是若N值仍然較大,，則滑窗檢測(cè)器仍需要有很大的存儲(chǔ)量,。因此，在采用FPGA實(shí)現(xiàn)視頻積累時(shí),，采用小滑窗檢測(cè)器更適合于FPGA的特點(diǎn),。 

        小滑窗檢測(cè)器是一種窗孔長(zhǎng)度L(累加的脈沖數(shù)為L(zhǎng))小于天線波束掃過(guò)目標(biāo)時(shí)收到回波脈沖數(shù)N的檢測(cè)器。L一般比N小很多,，例如N在10～20以上,，而L取5～7。小滑窗檢測(cè)方法進(jìn)行視頻積累的原理框圖如圖2所示,。 

        在本設(shè)計(jì)中,，通過(guò)FPGA軟件編程采用FPGA+SRAM的方式來(lái)實(shí)現(xiàn)視頻積累。小滑窗檢測(cè)器的延時(shí)主要通過(guò)將信號(hào)量化后存儲(chǔ)在高速SRAM的方式完成,。FPGA軟件編程實(shí)現(xiàn)視頻積累的原理圖如圖3所示,。

        圖3中的clk為系統(tǒng)主時(shí)鐘；count_dist為距離計(jì)數(shù)器,；acc_en為視頻積累的使能信號(hào),，acc_en為高電平時(shí)有效；count_dist,，clk與acc_en為控制時(shí)序關(guān)系的主要系統(tǒng)變量,；acc_data為求模后輸入的非相參信號(hào)，系統(tǒng)的視頻信號(hào)實(shí)時(shí)不斷地輸入到FPGA中,。