引 言
在通用的電子器件設(shè)備中,，TTL和CMOS電路的應(yīng)用非常廣泛,。但是面對(duì)現(xiàn)在系統(tǒng)日益復(fù)雜，傳輸?shù)臄?shù)據(jù)量越來(lái)越大,，實(shí)時(shí)性要求越來(lái)越高,，傳輸距離越來(lái)越長(zhǎng)的發(fā)展趨勢(shì)，掌握高速數(shù)據(jù)傳輸?shù)?a class="innerlink" href="http://forexkbc.com/tags/邏輯電平" title="邏輯電平" target="_blank">邏輯電平知識(shí)和設(shè)計(jì)能力就顯得更加迫切了,。
1 幾種常用高速邏輯電平
1.1LVDS電平
LVDS（Low Voltage Differential Signal）即低電壓差分信號(hào),，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù),。
LVDS的典型工作原理如圖1所示,。最基本的LVDS器件就是LVDS驅(qū)動(dòng)器和接收器。LVDS的驅(qū)動(dòng)器由驅(qū)動(dòng)差分線對(duì)的電流源組成,，電流通常為3.5 mA,。LVDS接收器具有很高的輸入阻抗，因此驅(qū)動(dòng)器輸出的大部分電流都流過(guò)100 Ω的匹配電阻,，并在接收器的輸入端產(chǎn)生大約350 mV的電壓,。當(dāng)驅(qū)動(dòng)器翻轉(zhuǎn)時(shí)，它改變流經(jīng)電阻的電流方向,，因此產(chǎn)生有效的邏輯“1”和邏輯“0”狀態(tài),。
LVDS技術(shù)在兩個(gè)標(biāo)準(zhǔn)中被定義：ANSI/TIA/EIA644 (1995年11月通過(guò))和IEEE P1596.3 (1996年3月通過(guò))。這兩個(gè)標(biāo)準(zhǔn)中都著重定義了LVDS的電特性,，包括：
?、?低擺幅（約為350 mV）。低電流驅(qū)動(dòng)模式意味著可實(shí)現(xiàn)高速傳輸,。ANSI/TIA/EIA644建議了655 Mb/s的最大速率和1.923 Gb/s的無(wú)失真通道上的理論極限速率,。
② 低壓擺幅,。恒流源電流驅(qū)動(dòng)，把輸出電流限制到約為3.5 mA左右,，使跳變期間的尖峰干擾最小,，因而產(chǎn)生的功耗非常小。這允許集成電路密度的進(jìn)一步提高,，即提高了PCB板的效能,，減少了成本,。
③ 具有相對(duì)較慢的邊緣速率（dV/dt約為0.300 V/0.3 ns,即為1 V/ns）,同時(shí)采用差分傳輸形式,，使其信號(hào)噪聲和EMI都大為減少,，同時(shí)也具有較強(qiáng)的抗干擾能力。
所以,，LVDS具有高速,、超低功耗、低噪聲和低成本的優(yōu)良特性,。
LVDS的應(yīng)用模式可以有四種形式：
?、?單向點(diǎn)對(duì)點(diǎn)（pointtopoint），這是典型的應(yīng)用模式,。
?、?雙向點(diǎn)對(duì)點(diǎn)（pointtopoint），能通過(guò)一對(duì)雙絞線實(shí)現(xiàn)雙向的半雙工通信,?？梢杂蓸?biāo)準(zhǔn)的LVDS的驅(qū)動(dòng)器和接收器構(gòu)成；但更好的辦法是采用總線LVDS驅(qū)動(dòng)器,，即BLVDS,這是為總線兩端都接負(fù)載而設(shè)計(jì)的,。
③ 多分支形式(multidrop),，即一個(gè)驅(qū)動(dòng)器連接多個(gè)接收器,。當(dāng)有相同的數(shù)據(jù)要傳給多個(gè)負(fù)載時(shí)，可以采用這種應(yīng)用形式,。
?、?多點(diǎn)結(jié)構(gòu)（multipoint）。此時(shí)多點(diǎn)總線支持多個(gè)驅(qū)動(dòng)器,，也可以采用BLVDS驅(qū)動(dòng)器,。它可以提供雙向的半雙工通信，但是在任一時(shí)刻,，只能有一個(gè)驅(qū)動(dòng)器工作,。因而發(fā)送的優(yōu)先權(quán)和總線的仲裁協(xié)議都需要依據(jù)不同的應(yīng)用場(chǎng)合，選用不同的軟件協(xié)議和硬件方案,。
為了支持LVDS的多點(diǎn)應(yīng)用,，即多分支結(jié)構(gòu)和多點(diǎn)結(jié)構(gòu)，2001年新推出的多點(diǎn)低壓差分信號(hào)（MLVDS）國(guó)際標(biāo)準(zhǔn)ANSI/TIA/EIA 8992001,，規(guī)定了用于多分支結(jié)構(gòu)和多點(diǎn)結(jié)構(gòu)的MLVDS器件的標(biāo)準(zhǔn),，目前已有一些MLVDS器件面世。
LVDS技術(shù)的應(yīng)用領(lǐng)域也日漸普遍,。在高速系統(tǒng)內(nèi)部,、系統(tǒng)背板互連和電纜傳輸應(yīng)用中,，驅(qū)動(dòng)器、接收器,、收發(fā)器,、并串轉(zhuǎn)換器/串并轉(zhuǎn)換器以及其他LVDS器件的應(yīng)用正日益廣泛。接口芯片供應(yīng)商正推進(jìn)LVDS作為下一代基礎(chǔ)設(shè)施的基本構(gòu)造模塊,，以支持手機(jī)基站,、中心局交換設(shè)備以及網(wǎng)絡(luò)主機(jī)和計(jì)算機(jī)、工作站之間的互連,。
1.2ECL電平
ECL(EmitterCoupLED LogIC)即射極耦合邏輯,，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口電路，如圖2所示,。
ECL電路的最大特點(diǎn)是其基本門電路工作在非飽和狀態(tài),，因此ECL又稱為非飽和性邏輯。也正因?yàn)槿绱?，ECL電路的最大優(yōu)點(diǎn)是具有相當(dāng)高的速度,。這種電路的平均延遲時(shí)間可達(dá)幾個(gè)ns數(shù)量級(jí)甚至更少。傳統(tǒng)的ECL以VCC為零電壓,，VEE為-5.2 V電源,，VOH=VCC-0.9 V="-0".9 V，VOL=VCC-1.7 V="-1".7 V,，所以ECL電路的邏輯擺幅較?。▋H約0.8 V）。當(dāng)電路從一種狀態(tài)過(guò)渡到另一種狀態(tài)時(shí),，對(duì)寄生電容的充放電時(shí)間將減少,，這也是ECL電路具有高開關(guān)速度的重要原因。另外,，ECL電路是由一個(gè)差分對(duì)管和一對(duì)射隨器組成的,，所以輸入阻抗大，輸出阻抗小,，驅(qū)動(dòng)能力強(qiáng),，信號(hào)檢測(cè)能力高，差分輸出,，抗共模干擾能力強(qiáng),；但是由于單元門的開關(guān)管對(duì)是輪流導(dǎo)通的，對(duì)整個(gè)電路來(lái)講沒(méi)有“截止”狀態(tài),，所以電路的功耗較大,。
如果省掉ECL電路中的負(fù)電源，采用正電源的系統(tǒng)(+5 V),，可將VCC接到正電源而VEE接到零點(diǎn),。這樣的電平通常被稱為PECL（Positive Emitter CoupLED LogIC）。如果采用+3.3 V供電,，則稱為L(zhǎng)VPECL,。當(dāng)然，此時(shí)高低電平的定義也是不同的,。它的電路如圖3,、4所示。其中,，輸出射隨器工作在正電源范圍內(nèi),，其電流始終存在。這樣有利于提高開關(guān)速度,，而且標(biāo)準(zhǔn)的輸出負(fù)載是接50Ω至VCC-2 V的電平上,。
在使用PECL 電路時(shí)要注意加電源去耦電路，以免受噪聲的干擾,。輸出采用交流耦合還是直流耦合,，對(duì)負(fù)載網(wǎng)絡(luò)的形式將會(huì)提出不同的需求。直流耦合的接口電路有兩種工作模式：其一,，對(duì)應(yīng)于近距離傳送的情況,，采用發(fā)送端加到地偏置電阻，接收端加端接電阻模式,；其二,，對(duì)應(yīng)于較遠(yuǎn)距離傳送的情況，采用接收端通過(guò)電阻對(duì)提供截止電平VTT 和50 Ω的匹配負(fù)載的模式,。以上都有標(biāo)準(zhǔn)的工作模式可供參考,，不必贅述。對(duì)于交流耦合的接口電路,，也有一種標(biāo)準(zhǔn)工作模式,，即發(fā)送端加到地偏置電阻，耦合電容靠近發(fā)送端放置,，接收端通過(guò)電阻對(duì)提供共模電平VBB 和50 Ω的匹配負(fù)載的模式,。
(P)ECL是高速領(lǐng)域內(nèi)一種十分重要的邏輯電路，它的優(yōu)良特性使它廣泛應(yīng)用于高速計(jì)算機(jī),、高速計(jì)數(shù)器,、數(shù)字通信系統(tǒng)、雷達(dá),、測(cè)量?jī)x器和頻率合成器等方面,。
1.3CML電平
CML電平是所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種。其輸入和輸出是匹配好的,，減少了外圍器件,，適合于更高頻段工作,。它的輸出結(jié)構(gòu)如圖5所示。
CML 接口典型的輸出電路是一個(gè)差分對(duì)形式,。該差分對(duì)的集電極電阻為50 Ω,，輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對(duì)的開關(guān)控制的。差分對(duì)的發(fā)射極到地的恒流源典型值為16 mA,。假定CML的輸出負(fù)載為一個(gè)50 Ω上拉電阻,，則單端CML輸出信號(hào)的擺幅為VCC~VCC-0.4 V。在這種情況下,，差分輸出信號(hào)擺幅為800 mV,。信號(hào)擺幅較小，所以功耗很低,，CML接口電平功耗低于ECL的1/2,，而且它的差分信號(hào)接口和 ECL、LVDS電平具有類似的特點(diǎn),。
CML到CML之間的連接分兩種情況：當(dāng)收發(fā)兩端的器件使用相同的電源時(shí),，CML到CML可以采用直流耦合方式，不用加任何器件,；當(dāng)收發(fā)兩端器件采用不同電源時(shí),，一般要考慮交流耦合， 中間加耦合電容（注意這時(shí)選用的耦合電容要足夠大,，以避免在較長(zhǎng)連0 或連1 情況出現(xiàn)時(shí),，接收端差分電壓變小）,。
但它也有些不足,，即由于自身驅(qū)動(dòng)能力有限，CML更適于芯片間較短距離的連接,，而且CML接口實(shí)現(xiàn)方式不同用戶間差異較大,，所以現(xiàn)有器件提供CML接口的數(shù)目還不是非常多。
2 各種邏輯電平之間的比較和互連轉(zhuǎn)化
2.1各種邏輯電平之間的比較
這幾種高速邏輯電平在目前都有應(yīng)用,，但它們?cè)诳偩€結(jié)構(gòu),、功率消耗、傳輸速率,、耦合方式等方面都各有特點(diǎn),。為了便于應(yīng)用比較，現(xiàn)歸納以上三類電平各方面的特點(diǎn),，如表1所列,。
2.2各種邏輯電平之間的互連
這三類電平在互連時(shí)，首先要考慮的就是它們的電平大小和電平擺幅各不一樣，必須使輸出電平經(jīng)過(guò)中間的電阻轉(zhuǎn)換網(wǎng)絡(luò)后落在輸入電平的有效范圍內(nèi),。各種電平的擺幅比較如圖6所示,。
其次，電阻網(wǎng)絡(luò)要考慮到匹配問(wèn)題,。例如我們知道,，當(dāng)負(fù)載是50 Ω接到VCC-2 V 時(shí)，LVPECL 的輸出性能是最優(yōu)的,，因此考慮的電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；LVDS 的輸入差分阻抗為100 Ω,，或者每個(gè)單端到虛擬地為50 Ω,，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等,，電阻值的選取還必須根據(jù)直流或交流耦合的不同情況作不同的選取,。另外，電阻網(wǎng)絡(luò)還必須與傳輸線匹配,。
另一個(gè)問(wèn)題是電阻網(wǎng)絡(luò)需要在功耗和速度方面折中考慮：既允許電路在較高的速度下工作,，又盡量不出現(xiàn)功耗過(guò)大。
下面以圖7所示的LVPECL到LVDS的直流耦合連接為例,，來(lái)說(shuō)明以上所討論的原則,。
傳輸線阻抗匹配原則：
Z≈R1//(R2+R3)
根據(jù)LVPCEL輸出最優(yōu)性能：
降低LVPECL擺幅以適應(yīng)LVDS的輸入范圍：Gain=R3/(R2+R3)
根據(jù)實(shí)際情況，選擇滿足以上約束條件的電阻值,，例如當(dāng)傳輸線特征阻抗為50 Ω時(shí),，可取R1=120 Ω，R2=58 Ω,，R3=20 Ω即能完成互連,。
由于LVDS 通常用作并聯(lián)數(shù)據(jù)的傳輸，數(shù)據(jù)速率為155 Mbps,、622 Mbps或1.25 Gbps,；而CML 常用來(lái)做串行數(shù)據(jù)的傳輸，數(shù)據(jù)速率為2.5 Gbps或10 Gbps,。一般情況下,，在傳輸系統(tǒng)中沒(méi)有CML和LVDS 的互連問(wèn)題。
結(jié)語(yǔ)
本文粗淺地討論了幾種目前應(yīng)用較多的高速電平技術(shù),。復(fù)雜高速的通信系統(tǒng)背板,，大屏幕平板顯示系統(tǒng)，海量數(shù)據(jù)的實(shí)時(shí)傳輸?shù)鹊榷夹枰捎眯赂咚匐娖郊夹g(shù),。隨著社會(huì)的發(fā)展,，新高速電平技術(shù)必將得到越來(lái)越廣泛的應(yīng)用。