??? 摘 要: 在時鐘芯片" title="時鐘芯片">時鐘芯片設(shè)計的各個層次上深入探討了影響時鐘芯片功耗的主要因素，確定了電路功耗主要來源與振蕩電路和分頻電路" title="分頻電路">分頻電路。在電路實(shí)現(xiàn)過程中,，通過采用不同工作電壓" title="工作電壓">工作電壓和對主要功耗電路的結(jié)構(gòu)和參數(shù)進(jìn)行優(yōu)化設(shè)計等多種手段來控制功耗,。通過1.2μm工藝流片驗(yàn)證,，在工作電壓為5V時,，芯片工作電流為0.17mA,，實(shí)現(xiàn)了低功耗" title="低功耗">低功耗時鐘芯片的設(shè)計,。
??? 關(guān)鍵詞: 時鐘芯片? 功耗? CMOS工藝
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??? 時鐘芯片廣泛地應(yīng)用于各種需要記錄特定時間的設(shè)備中,。對于便攜式設(shè)備,，時鐘芯片的功耗對維持整個系統(tǒng)的正常時間記錄是非常重要的。芯片具有較低的功耗,，可以滿足更長的工作時間要求,。在嵌入式系統(tǒng)中，時鐘芯片是工作頻率較高的電路,，降低其功耗,，對于整個系統(tǒng)的功耗降低有著顯著的作用。
??? 在低功耗ASIC設(shè)計中,，前端的邏輯設(shè)計和后端的物理設(shè)計結(jié)合得越來越密切,。系統(tǒng)的低功耗設(shè)計" title="低功耗設(shè)計">低功耗設(shè)計必須從設(shè)計的各個層次上加以考慮， 以實(shí)現(xiàn)整體優(yōu)化設(shè)計,。在前端邏輯設(shè)計中,，從分析功耗物理特性入手，進(jìn)行功耗估計,，為低功耗的整體設(shè)計提供理論依據(jù),，然后在后端的電路實(shí)現(xiàn)上加以控制，這樣就可以更好地達(dá)到降低芯片功耗的目的,，而且還可以降低設(shè)計成本,，縮短設(shè)計周期。
??? 本文采用自頂而下的設(shè)計原則,，從體系結(jié)構(gòu)到電路實(shí)現(xiàn)上分層次探討了時鐘芯片的功耗來源,，并采取相應(yīng)的控制手段實(shí)現(xiàn)芯片的低功耗設(shè)計。
1 時鐘電路功耗分析
1.1?CMOS電路功耗分析
??? 對于CMOS集成電路,，影響功耗的因素主要包括三個部分：動態(tài)功耗,、短路功耗和靜態(tài)功耗。由于動態(tài)功耗占CMOS電路總功耗的80% 以上,，因此在功耗設(shè)計上主要考慮如何降低這部分功耗,。
??? 動態(tài)功耗Pd可用下式表示：
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式中，CL為輸出節(jié)點(diǎn)的總負(fù)載電容,；VDD為工作電壓,，也是CMOS電路的邏輯擺幅；f0→1為開關(guān)活性因子,。下面就來分析與時鐘芯片功耗設(shè)計密切相關(guān)的兩個因素,。
1.1.1 功耗與工作電壓VDD的關(guān)系
??? 從（1）式中可以看出，降低工作電壓會使功耗呈平方律下降，因此絕大多數(shù)低功耗設(shè)計都首先考慮采用盡可能低的工作電壓,。但對于確定的工藝,，如果電源電壓過低，將會導(dǎo)致電路性能下降,。當(dāng)電源電壓降低到接近PMOS和NMOS晶體管的閾值電壓值之和時,，延遲時間急劇增大，器件的工作速度下降,，功耗反而增加。
1.1.2 功耗與開關(guān)活性因子f0→1的關(guān)系
??? 對于CMOS邏輯器件,，只有當(dāng)輸出節(jié)點(diǎn)出現(xiàn)0到1的邏輯轉(zhuǎn)換時,，才從電源吸收能量。因此影響開關(guān)活性因子的因素有兩個,，一個是輸入信號變化頻率,，另一個是電路的邏輯類型、所實(shí)現(xiàn)的功能和整個網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu),。對于開關(guān)活性因子f0→1,，可用下式表示：
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式中，P0→1是器件開關(guān)的概率,，即輸入從0到1發(fā)生轉(zhuǎn)變的概率,，它和組成電路的邏輯類型有關(guān)。f為輸入信號變化的頻率,，即器件工作頻率,。由（2）式可知，器件的開關(guān)概率P0→1和工作頻率f與動態(tài)功耗成正比,。
??? 此外,，COMS門的充電時間和節(jié)點(diǎn)負(fù)載電容等都是影響功耗的因素，需要在電路的具體實(shí)現(xiàn)中加以控制,。
1.2? 時鐘電路低功耗分析
??? 1.2μmCMOS電路的標(biāo)準(zhǔn)工作電壓為5V,，這對于工作頻率較高的電路而言，功耗是非常大的,。為降低芯片的整體功耗,，考慮在開關(guān)活性因子較高的電路上采用低于給定工作電壓的設(shè)計。由時鐘芯片的工作原理可知,，時鐘信號發(fā)生器是整個芯片中工作頻率最高的電路,，它包括振蕩電路和分頻電路兩部分。其中,，振蕩電路的工作頻率與外接晶振的頻率相同,，器件開關(guān)因子最高，功耗最大。如果能夠降低這部分MOS器件的工作電壓,，合理地設(shè)計主要功耗元件的特性參數(shù),，降低工作電流，就可以有效地降低功耗,；分頻電路,，尤其是工作在前面幾級的分頻電路，器件的開關(guān)活性因子也很高,。因此在分頻電路中,，同樣采用降低工作電壓的方法來降低功耗。通過電路功能分析可知,，前面1:8分頻的電路的工作頻率是最高的,，這部分電路的功耗占整個分頻電路總功耗的80%左右，因此低功耗設(shè)計應(yīng)以降低這部分電路的功耗為目標(biāo),。
2 低功耗時鐘信號發(fā)生器電路設(shè)計
??? 低功耗時鐘信號發(fā)生器總體設(shè)計電路圖如圖1所示,。
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2.1 振蕩電路低功耗設(shè)計
??? 振蕩電路是由晶振、電容C0,、C1,、反向器及電阻R1構(gòu)成，其中反向器與電阻R1組成反饋網(wǎng)絡(luò),，X0,、X1兩個引腳用來外接晶振，如圖2所示,。由于反向器的工作頻率和晶振的工作頻率相同,，而且反向器的開關(guān)概率為1，因此它是主要的功耗元件,。在進(jìn)行低功耗設(shè)計時,，首先應(yīng)考慮采用較低的工作電壓，并保證在這個電壓下,，使器件的平均工作電流盡可能地小,、RC網(wǎng)絡(luò)的充放電時間盡可能地短。
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??? 對于CMOS器件,，根據(jù)其傳輸特性,，在飽和區(qū)有：
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式中，Vov是電壓裕量,，它表示柵源電壓VGS與閾值電壓VT相比高出的部分;k′是跨導(dǎo)參數(shù),，與遷移率成正比;ID為漏電流；W/L為器件寬長比,。
??? 當(dāng)反向器的工作電壓較低時,，要使之具有好的電壓傳輸特性，就要在VOV較小的情況下，盡量選擇較大的寬長比W/L和較小的漏電流ID,。因此,，對MOS管的結(jié)構(gòu)參數(shù)以及工作電流進(jìn)行控制，使之在采用較低的工作電壓時也能滿足所要求的工作頻率,，這是實(shí)現(xiàn)低功耗振蕩器設(shè)計的關(guān)鍵,。值得注意的是，雖然當(dāng)閾值電壓和工作電壓一起減小時,，電路的功耗顯著降低,，但由于閾值電壓的值與工藝參數(shù)有關(guān)，當(dāng)閾值電壓減小到一定程度時,，能量又隨閾值電壓的減小而增加,。從上面分析中可以看出，在振蕩電路工作電壓的選擇上,，由于要考慮所采用的工藝以及器件的工作速度，因此不能一味地追求很低的工作電壓,，要對整個電路功能的實(shí)現(xiàn)做全面考慮,。
?? ?振蕩器的基本結(jié)構(gòu)是Pierce模型。在工作電壓較低的時候,，要選擇合理的寬長比W/L來滿足閾值電壓的要求,，但由（4）式可知，寬長比W/L與工作電流ID成正比,。寬長比W/L的增加,，又帶來了兩方面問題，即工作電流ID的增大和管子尺寸增加,。為了減小ID,，在NMOS管和PMOS管兩端應(yīng)各接一個有源電阻（M2、M3）來對工作電流進(jìn)行分流,；另一方面,，管子尺寸的增加，使得擴(kuò)散電容和負(fù)載電容CL也增加了,，這會導(dǎo)致電路充放電時間增加,，引起額外功耗。因此,，對寬長比W/L的選擇是決定振蕩電路功耗的一個關(guān)鍵參數(shù),。具體電路參見圖2。
?? ?為了觀察振蕩電路的輸出特性是否滿足低功耗設(shè)計要求,，用Spectres軟件作了仿真,。從圖3 的仿真結(jié)果可以看出， 當(dāng)Vdd1=1.8V、晶振頻率為32.768kHz時,，輸出滿足系統(tǒng)要求,。
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2.2 分頻電路低功耗設(shè)計
??? 為滿足時鐘模塊的輸入要求，采用多級分頻電路對來自振蕩電路的高頻信號進(jìn)行分頻處理,。由于分頻電路的分頻級數(shù)較多,，而且每一級分頻電路的工作頻率是以倍數(shù)等比下降的，因此分頻電路工作電壓的設(shè)計應(yīng)考慮各級之間的輸入和輸出的關(guān)系,?？梢詫⒎诸l電路分為兩部分， 前三級為高頻部分,，采用較低的工作電壓,，然后加一個電平轉(zhuǎn)換器，把經(jīng)過1：8分頻后的輸出電壓提升到標(biāo)準(zhǔn)工作電壓,；后面部分為低頻部分,，包括12級分頻電路， 采用標(biāo)準(zhǔn)工作電壓,。這一部分分頻電路可采用帶復(fù)位的鎖相環(huán),，以實(shí)現(xiàn)對時鐘電路復(fù)位和測試的控制。
?? ?由于振蕩電路和第一級分頻電路的輸入信號的頻率為晶振頻率,，因此采用最低的工作電壓Vdd1,，以期將功耗降下來;對于第二級和第三級,采用的工作電壓Vdd2比第一級略高;在第三級分頻后加一個緩沖器和電平轉(zhuǎn)換電路，采用的工作電壓Vdd3高于Vdd2,，即Vdd1
??? 前三級分頻器電路由靜態(tài)主從型D觸發(fā)器和傳輸門組成,，時鐘信號通過傳輸門加到鎖存器兩端,。前一級的輸出為后一級的輸入。通過Spectres軟件對前三級分頻器的輸出特性進(jìn)行仿真可知,，當(dāng)工作電壓最低為2V左右時,，仍能保持正常工作，滿足低功耗設(shè)計要求,。
??? 綜上所述,，ASIC低功耗設(shè)計應(yīng)從多層次設(shè)計上考慮降低功耗問題。首先應(yīng)從CMOS電路的功耗來源探討降低功耗的電路的體系結(jié)構(gòu),，然后針對各個功耗較大的電路,，逐個進(jìn)行電路優(yōu)化和參數(shù)改進(jìn),，從而實(shí)現(xiàn)對工作在高頻部分的電路的功耗進(jìn)行控制，以滿足整個芯片的低功耗設(shè)計要求,。這種低功耗設(shè)計方法通過在低功耗時鐘芯片上的設(shè)計得到很好的體現(xiàn),。經(jīng)過實(shí)驗(yàn)和流片后測試，都驗(yàn)證了本文所提出的低功耗設(shè)計方案是可行的,，不僅滿足了高性能低功耗時鐘芯片的設(shè)計要求,，而且可以縮短設(shè)計周期。
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