摘 要： 基于FPGA平臺實現(xiàn)了嵌入式RISC CPU的設(shè)計,。根據(jù)項目要求，實現(xiàn)指令集為MIPS CPU指令集的一個子集,，分析指令處理過程,，構(gòu)建了嵌入式CPU的5級數(shù)據(jù)通路。分析了流水線產(chǎn)生的相關(guān)性問題,，采用數(shù)據(jù)前推技術(shù)和軟件編譯結(jié)合的解決方案,。給出了控制單元、運算單元,、指令Cache的實現(xiàn)與設(shè)計,。在FPGA平臺上實現(xiàn)并驗證了CPU的設(shè)計。
關(guān)鍵詞： 嵌入式CPU,； 流水線,； 數(shù)據(jù)相關(guān)； 指令Cache
隨著集成電路設(shè)計和工藝技術(shù)的發(fā)展,，嵌入式系統(tǒng)已經(jīng)在PDA,、機頂盒、手機等信息終端中被廣泛應(yīng)用,。嵌入式系統(tǒng)具有電路尺寸小,、成本低廉,、可靠性高、功耗低等優(yōu)點,是未來集成電路發(fā)展的方向,。而作為嵌入式系統(tǒng)核心的微處理器,，其性能直接影響整個系統(tǒng)的性能。為了提高CPU的效率和指令執(zhí)行的并行性,，現(xiàn)代微處理器廣泛采用流水線設(shè)計,，所以，CPU流水線的設(shè)計成為決定其性能的關(guān)鍵,。
MIPS(Microprocessor without Interlocked Pipeline Stages)是一種典型的RISC(Reduced Instruction Set Computer)微處理器,在嵌入式系統(tǒng)領(lǐng)域中得到廣泛的應(yīng)用,。MIPS32TM指令集開放，指令格式規(guī)整,，易于流水線設(shè)計,，大量使用寄存器操作。與CISC(Complex Instruction Set Computer)微處理器相比,，RISC具有設(shè)計更簡單,、設(shè)計周期更短等優(yōu)點，并可以應(yīng)用更多先進的技術(shù),，開發(fā)更快的下一代處理器,。
1 基于MIPS指令集的CPU流水線結(jié)構(gòu)
1.1 指令集的選取
設(shè)計實現(xiàn)了指令兼容MIPS系列RISC處理器的指令集。由于MIPS32TM指令集是開放的指令集,，指令格式非常簡單,，按照指令格式可分為寄存器類型（R-type）指令、立即數(shù)類型（I-type）指令和跳轉(zhuǎn)類型（J-type）指令,。這三類指令均為32 bit,，而且指令操作碼在固定的位置上。這種特點易于指令代碼的拆分,，易于流水線CPU的設(shè)計,。
指令類型參考MIPS處理器的指令集設(shè)計原則。所有指令的運算都在寄存器中進行,，當(dāng)需要與內(nèi)存交換數(shù)據(jù)時,通過內(nèi)存訪問指令進行內(nèi)存和寄存器的數(shù)據(jù)交換,。設(shè)計實現(xiàn)程序中經(jīng)常使用的34條指令,實現(xiàn)指令集按照功能分成5種類型：算術(shù)運算類指令、邏輯運算類指令,、數(shù)據(jù)傳送指令,、條件轉(zhuǎn)移和無條件跳轉(zhuǎn)類指令,、特殊指令等,。
1.2 流水線的設(shè)計
在基本的MIPS處理器中有5個流水級，其中各流水級定義與主要功能為：IF為計算下一條指令的地址PC,，并從指令存儲器讀取指令;ID為對指令進行譯碼,，從寄存器堆中取出源操作數(shù);EX為當(dāng)指令是運算類指令時執(zhí)行運算,，當(dāng)指令是轉(zhuǎn)移類指令時進行有效地址計算;MEM為從數(shù)據(jù)存儲器讀寫數(shù)據(jù);WB為將數(shù)據(jù)寫回到寄存器堆。按照這一流水線結(jié)構(gòu),，本文設(shè)計實現(xiàn)一種較為通用的MIPS CPU,，通過VHDL語言實現(xiàn)，各模塊之的關(guān)系如圖1所示,。
2 嵌入式CPU流水線中的相關(guān)性
由于指令以流水線形式并行處理,必產(chǎn)生指令相關(guān)性問題,一般存在三種相關(guān):結(jié)構(gòu)相關(guān),、數(shù)據(jù)相關(guān)和控制相關(guān)，引起流水線競爭,。
結(jié)構(gòu)相關(guān)問題是指由于硬件資源不足而導(dǎo)致流水線不暢通,，例如只有一個存儲器模塊時，就不能對存儲器同時取指令和數(shù)據(jù),。數(shù)據(jù)相關(guān)問題是指一條指令的后續(xù)指令要使用該條指令的結(jié)果,。而控制相關(guān)問題是指轉(zhuǎn)移指令從取指到轉(zhuǎn)向目標(biāo)地址要花幾個時鐘周期，但流水線CPU在每個周期都取指令,。
解決結(jié)構(gòu)相關(guān)問題的方法是盡量增加硬件電路資源,，本設(shè)計采用哈佛架構(gòu)，使用指令存儲器和數(shù)據(jù)存儲器避免結(jié)構(gòu)競爭,。對于寄存器組存在的結(jié)構(gòu)競爭,，采用由D-FF構(gòu)建寄存器予以避免，當(dāng)寫入地址和讀出地址相同時,，直接用寫入數(shù)據(jù)驅(qū)動讀出總線,。數(shù)據(jù)相關(guān)問題可以用數(shù)據(jù)前推技術(shù)得到緩解。數(shù)據(jù)前推技術(shù)對于ALU計算指令非常有效,，但對于存儲器讀數(shù)據(jù)指令,，如果下面的指令想立即使用其結(jié)果，則必須暫停流水線一個周期,。至于控制相關(guān),，可以使用指令重組優(yōu)化及延遲轉(zhuǎn)移技術(shù)等軟件編譯方法解決。
3 關(guān)鍵模塊的實現(xiàn)
3.1 ALU的實現(xiàn)
ALU是數(shù)據(jù)通路中的重要部件,，負(fù)責(zé)完成各種運算功能,。根據(jù)CPU要實現(xiàn)的指令集，確定出ALU的操作控制信號數(shù)據(jù)寬度為5 bit,，運算的數(shù)據(jù)位數(shù)為32 bit,。操作控制信號(ALU_OP)和ALU的源數(shù)據(jù)選擇信號根據(jù)不同指令的譯碼由控制邏輯產(chǎn)生。
3.2 控制單元的設(shè)計
控制單元要根據(jù)輸入的指令碼產(chǎn)生一系列的控制信號,，用于控制數(shù)據(jù)通路上的多路選擇器和各功能部件,，保證每一條指令都能夠正確執(zhí)行。
控制單元的輸入信號必須設(shè)計為32 bit的指令碼，而輸出信號則要根據(jù)需要進行設(shè)計,。
在IF階段,，控制單元需要根據(jù)指令的譯碼情況，決定PC的更新值,，如果是順序執(zhí)行的指令,，則PC自動加4，對于分支和跳轉(zhuǎn)指令,，需要發(fā)出跳轉(zhuǎn)指令信號和分支指令信號,，從而決定PC的更新值。
在ID階段,，控制單元對指令進行譯碼,，根據(jù)指令的操作碼和功能部分，發(fā)出相應(yīng)的控制信號,；根據(jù)指令中的操作數(shù)字段,，控制單元給出寄存器號，從寄存器堆中讀出操作數(shù)送入ID與EXE之間的流水線寄存器,。如果發(fā)生數(shù)據(jù)相關(guān),，數(shù)據(jù)前置邏輯產(chǎn)生前置控制信號。
在EXE階段,，控制單元給出ALU數(shù)據(jù)來源的選擇信號,，以及ALU的運算選擇信號，
在MEM階段,，控制單元需要給出數(shù)據(jù)存儲器的讀寫信號,，片選信號等。存儲器需要向控制單元返回響應(yīng)信號,。
在WB階段,，控制單元主要控制數(shù)據(jù)的流向，給出多路選擇器的選擇信號,，選擇將存儲器讀出的數(shù)據(jù)或ALU的運算結(jié)果寫回寄存器組,。
3.3 數(shù)據(jù)前推技術(shù)的設(shè)計
對于數(shù)據(jù)競爭的檢測，通過比較連續(xù)3條指令的寄存器標(biāo)號,，把本條指令的rs和rt及前面2條指令的操作數(shù)結(jié)果寄存器分別進行比較,，比較器的輸出信號傳遞到EXE階段用于選擇ALU操作數(shù)的來源。
而對于LOAD指令發(fā)生的數(shù)據(jù)相關(guān),，必須等到MEM階段完成之后才能得到有效的數(shù)據(jù),，因此發(fā)生數(shù)據(jù)相關(guān)的下一條指令，只能通過延遲一個周期才能利用數(shù)據(jù)前置技術(shù),，如果配合MIPS編譯器,，通過使用延遲槽技術(shù)可以解決LOAD類型的數(shù)據(jù)相關(guān)。
3.4 指令cache的實現(xiàn)
系統(tǒng)實現(xiàn)了一個容量為2 KB指令Cache，每個Cache行為16 B數(shù)據(jù),，這樣可以利用存儲器的16 B的突發(fā)式傳送。采用2路組相聯(lián)方式,，支持通寫(Write Through)模式,。由同步SRAM實現(xiàn)。
數(shù)據(jù)Cache由控制模塊,、命中與缺失比較模塊,、訪問內(nèi)存模塊、替換模塊,、輸出模塊組成,。其中控制模塊是整個Cache的主控部件，它控制存儲器和cache協(xié)調(diào)工作:當(dāng)執(zhí)行單元有取指請求時,，以指令的物理地址作為索引看是否命中,，如果不命中則控制邏輯啟動訪存邏輯到內(nèi)存中去取指，當(dāng)指令取回時控制邏輯啟動替換邏輯對指令Cache進行替換并將指令輸出;如果命中,，則將指令輸出,。
使用VHDL來設(shè)計和實現(xiàn)上述各關(guān)鍵模塊。綜合后的接口信號圖如圖2所示,。
對關(guān)鍵模塊和其他模塊進行融合,，最后得到的CPU流水線結(jié)構(gòu)圖如3所示。
4 系統(tǒng)的仿真與驗證
使用VHDL實現(xiàn)對各功能模塊的設(shè)計,，并完成功能仿真后,，將設(shè)計的控制單元和數(shù)據(jù)通路的各模塊進行合并，形成一個完整的嵌入式RISC CPU核,，進行系統(tǒng)級仿真,。基于系統(tǒng)實現(xiàn)的指令集編寫了一個簡單的測試程序,。
add $5.$0,$0
addi $7,$0,1
sw $7,10($5)
lw $8,10($5)
將指令碼寫入指令存儲器的仿真文件,，測試程序運行得到的仿真波形圖如圖4所示。
每個時鐘周期為10 ns,，第一個時鐘周期T1從10 ns處開始,，根據(jù)仿真波形可以看出，在T5周期,，指令sw $7,10($5)處于EXE階段,，第二條指令addi $7,$0,1處于MEM階段，需要進行數(shù)據(jù)前推,，F(xiàn)orward_2的值為”10”,通過對測試結(jié)果分析可以看出,，數(shù)據(jù)前推成功。通過分析仿真波形圖中各個輸出信號的波形，根據(jù)程序的運行過程,，可以判斷信號波形正確,，達到設(shè)計要求。
本文給出了流水線CPU的關(guān)鍵模塊的VHDL實現(xiàn),，經(jīng)過邏輯綜合和仿真,，仿真結(jié)果表明在時序上設(shè)計的嵌入式CPU很好地滿足了流水線的要求。生成位流數(shù)據(jù)文件對FPGA進行器件編程,，F(xiàn)PGA芯片可以在50 MHz的時鐘頻率下穩(wěn)定的運行,。
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