《電子技術(shù)應(yīng)用》
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基于FPGA的寬帶數(shù)字接收機(jī)變帶寬數(shù)字下變頻器設(shè)計(jì)
來(lái)源:電子技術(shù)應(yīng)用2010年第7期
王 曉,，夏 威,，韓春林
電子科技大學(xué) 電子工程學(xué)院,，四川 成都611731
摘要： 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)了一個(gè)適用于寬帶數(shù)字接收機(jī)的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點(diǎn),，實(shí)現(xiàn)了對(duì)輸入中頻信號(hào)的高效高速處理,，同時(shí)可以在較大范圍內(nèi)對(duì)信號(hào)處理帶寬靈活配置。硬件調(diào)試結(jié)果驗(yàn)證了本設(shè)計(jì)的有效性。
中圖分類(lèi)號(hào)： TN911.72
文獻(xiàn)標(biāo)識(shí)碼： A
文章編號(hào)： 0258-7998(2010)07-0027-04
An FPGA implementation of variable-bandwidth digital down-converter in wideband digital receiver
WANG Xiao,，XIA Wei,，HAN Chun Lin
School of Electronic Engineering, University of Electronic Science and Technology of China, Chengdu 611731，China
Abstract： Digital down-converter is an important part of wideband digital receivers. The variable-bandwidth digital down-converter(VB-DDC),which is suitable for wideband digital receiver, is implemented in FPGA chip Stratix II EP2S60F672C4. The VB-DDC combines the advantages of traditional digital down-conversion architectures and poly-phase filter architectures, realizes efficient high-speed processing for input IF signal, and could configure the bandwidth of signal processing flexibly in a large range. Hardware test result shows the effectiveness of this design.
Key words : variable-bandwidth,；DDC,；poly-phase filter；FPGA

    變帶寬數(shù)字下變頻器（VB-DDC）可以對(duì)多種帶寬的輸入信號(hào)進(jìn)行處理,，因此在雷達(dá),、通信、電子偵察等領(lǐng)域有廣泛應(yīng)用,。商用數(shù)字下變頻器,，如Intersil公司單通道DDC HSP50214B，雖然可以實(shí)現(xiàn)處理帶寬可變,，但是其最高輸入數(shù)據(jù)采樣率只有65 MHz[1],，而且由于其采用多級(jí)級(jí)聯(lián)積分梳狀濾波器(CIC)的傳統(tǒng)下變頻結(jié)構(gòu)，處理帶寬不超過(guò)1 MHz,，不適合作為寬帶數(shù)字接收機(jī)的數(shù)字下變頻器,。基于多相濾波結(jié)構(gòu)的寬帶DDC可以處理寬帶信號(hào),，但是處理帶寬一般固定,，而且當(dāng)需要處理信號(hào)的帶寬很窄時(shí),，因?yàn)槌槿∫蜃幼兇?，所需乘法器?shù)目增多，因乘法器的工作頻率降低,，所以其資源利用率很低,。
    本文基于Altera公司的Stratix II EP2S60F672C4設(shè)計(jì)的VB-DDC，結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點(diǎn),，實(shí)現(xiàn)了對(duì)輸入中頻信號(hào)的高效高速處理,，同時(shí)可以在較大范圍內(nèi)對(duì)信號(hào)處理帶寬進(jìn)行靈活配置。當(dāng)A/D輸出中頻信號(hào)采樣率為100 MS/s時(shí),，本文設(shè)計(jì)的這種VB-DDC信號(hào)處理帶寬可在40 MHz~8 kHz的范圍內(nèi)靈活配置,，輸出基帶信號(hào)數(shù)據(jù)率可在50 MS/s~112 kS/s的范圍內(nèi)變化。
1 系統(tǒng)結(jié)構(gòu)
    本文設(shè)計(jì)的VB-DDC用于如圖1所示的寬帶數(shù)字接收機(jī)中頻處理系統(tǒng)中,，該系統(tǒng)硬件主要由1片FPGA(Altera公司Stratix II 系列的EP2S60F672C4),、AD公司的寬帶A/D轉(zhuǎn)換器AD6645(14 Bit，最高采樣率達(dá)105 MS/s)[2],，以及TI公司的達(dá)芬奇系列數(shù)字信號(hào)處理器TMS320DM6437組成,。
    系統(tǒng)數(shù)據(jù)流程如圖1所示，A/D采樣的中頻模擬信號(hào)輸出至FPGA，F(xiàn)PGA中的VB-DDC將中頻信號(hào)下變頻至基帶,，再通過(guò)McBSP接口將基帶信號(hào)傳給DSP進(jìn)行解調(diào),、功率譜估計(jì)等數(shù)字信號(hào)處理，最后DSP再將結(jié)果通過(guò)以太網(wǎng)送至上位機(jī)PC進(jìn)行顯示,。同時(shí),，VB-DDC可通過(guò)McBSP接口接收上位機(jī)PC傳來(lái)的配置參數(shù)，實(shí)現(xiàn)DD動(dòng)態(tài)配置,。

    本文主要討論該系統(tǒng)中的FPGA部分,，其內(nèi)部各模塊框圖如圖2所示。

2 窄帶濾波器組模塊
    窄帶濾波器組模塊基于傳統(tǒng)數(shù)字下變頻結(jié)構(gòu),，其內(nèi)部框圖如圖3所示,。為了實(shí)現(xiàn)濾波器組處理帶寬可變，HB及FIR濾波器的濾波器系數(shù)均可變,，并且CIC濾波器的抽取因子可以在2~32范圍內(nèi)靈活選擇,，F(xiàn)IR濾波器輸出后也可選擇直接輸出至下級(jí)或者2倍抽取后輸出至下級(jí)。這樣窄帶濾波器組總的抽取因子可在4~128范圍內(nèi)變化,，即可根據(jù)信號(hào)處理帶寬使輸出數(shù)據(jù)率在25 MS/s~0.781 25 MS/s之間靈活改變,，實(shí)現(xiàn)窄帶VB-DDC的功能。

3 多相濾波結(jié)構(gòu)的寬帶濾波器
    在本設(shè)計(jì)中,，當(dāng)信號(hào)帶寬大于1 MHz時(shí),，由寬帶濾波器處理。AD采樣率100 MS/s時(shí),，設(shè)計(jì)寬帶濾波器：通帶0.5 MHz,，阻帶起始頻率1.8 MHz，通帶波紋0.1 dB,，阻帶抑制比為84 dB,，調(diào)用MATLAB中函數(shù)firpm設(shè)計(jì)濾波器，計(jì)算所需的濾波器階數(shù)為266,。
    為了實(shí)現(xiàn)266階的FIR濾波器,，采用基于多相濾波的乘法器時(shí)分復(fù)用結(jié)構(gòu)。多相因子取38,，抽取因子取7,。
    數(shù)據(jù)排序分組原理如圖4所示，其中FIFO1~FIFO38的38個(gè)獨(dú)立的存儲(chǔ)器用38個(gè)深度為7,、位寬為18的FIFO實(shí)現(xiàn),。FIFO的個(gè)數(shù)由多相因子決定，為了實(shí)現(xiàn)處理帶寬可變,，輸出信號(hào)數(shù)據(jù)率可變,，抽取因子可在1~7之間選擇,，F(xiàn)IFO的深度由抽取因子決定，可在1~7之間配置,。由L1~L38輸出的數(shù)據(jù)應(yīng)乘以對(duì)應(yīng)的濾波器系數(shù),，然后將這38個(gè)乘積累加，則可得到多相濾波的輸出,，如圖5所示,。

    MATLAB產(chǎn)生266階原型低通濾波器系數(shù)，通過(guò)參數(shù)配置模塊在DDC開(kāi)始工作前存入RAM中,，在參數(shù)配置模塊中有專門(mén)的RAM寫(xiě)操作控制邏輯,。由于抽取因子可在1~7之間靈活配置，則濾波器總的階數(shù)可在138~738,，即38~266之間變化,，所以RAM中預(yù)存的濾波器系數(shù)應(yīng)根據(jù)濾波器實(shí)際階數(shù)靈活配置，多余的RAM存儲(chǔ)空間置零,。
4 時(shí)鐘重配置模塊
    由于FPGA中的多個(gè)模塊分別工作在不同的時(shí)鐘頻率,，當(dāng)DDC處理帶寬變化時(shí)，系統(tǒng)輸出數(shù)據(jù)率便發(fā)生變化,，因而各模塊的輸入時(shí)鐘頻率也要發(fā)生變化,。為了實(shí)現(xiàn)各模塊輸入時(shí)鐘的動(dòng)態(tài)配置，本設(shè)計(jì)使用了Altera的IP核 PLL的重配置功能(PLL Reconfiguration),，并且使用了Altera提供的專門(mén)用于PLL重配置的IP核(ALTPLL_RECONFIG)[3],，這樣大大降低了整個(gè)系統(tǒng)時(shí)鐘設(shè)計(jì)的難度，提高了DDC的靈活性,。
5 系統(tǒng)總體調(diào)試
    將以上各個(gè)模塊按照?qǐng)D2所示的關(guān)系組合在一起,，構(gòu)成FPGA頂層文件。本設(shè)計(jì)充分利用了EP2S60F672C4上豐富的乘法器資源,，使設(shè)計(jì)的VB-DDC性能達(dá)到了最佳,。
    在SignalTap II中對(duì)整個(gè)VB-DDC系統(tǒng)進(jìn)行調(diào)試的波形如圖6所示,。調(diào)試時(shí),，先在Altera提供的IP核 ROM中存入MATLAB仿真產(chǎn)生的14 bit LFM信號(hào)數(shù)據(jù)，信號(hào)帶寬80 kHz,，中頻為32.4 MHz,，以此模擬AD6645采樣得到的數(shù)字中頻信號(hào)。

    將VB-DDC配置成8 kHz帶寬的基于多相濾波的266階濾波器并級(jí)聯(lián)在64階FIR濾波器之后,，將多相濾波器硬件調(diào)試輸出 I_out_F,、Q_out_F導(dǎo)入MATLAB進(jìn)行頻域分析如圖7所示，其與圖8的MATLAB理論仿真結(jié)果對(duì)比,，可得設(shè)計(jì)滿足要求,。

    將采樣率100 MHz、帶寬40 MHz的八音信號(hào)輸入VB-DDC系統(tǒng)。VB-DDC配置成寬帶多相濾波器濾波,，將硬件調(diào)試輸出I_out_F,、Q_out_F導(dǎo)入MATLAB進(jìn)行頻域分析如圖9所示，其與圖10的MATLAB理論仿真結(jié)果對(duì)比,，可得設(shè)計(jì)滿足要求,。

    本文基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)了一個(gè)適用于寬帶數(shù)字接收機(jī)的VB-DDC。該VB-DDC可根據(jù)處理信號(hào)帶寬要求,，靈活選擇下變頻器結(jié)構(gòu)為傳統(tǒng)結(jié)構(gòu)的窄帶DDC或者基于多相濾波結(jié)構(gòu)的寬帶DDC,，也可以聯(lián)合使用兩種結(jié)構(gòu)。表1列出了本設(shè)計(jì)VB-DDC與Intersil公司,、ADI公司的兩種單通道DDC芯片產(chǎn)品的主要技術(shù)參數(shù),，其中HSP50214B為目前各種單通道DDC產(chǎn)品中功能最強(qiáng)的型號(hào)。本設(shè)計(jì)的VB-DDC在最大數(shù)據(jù)輸入率和最大處理帶寬這兩項(xiàng)最重要的性能指標(biāo)上占有很大優(yōu)勢(shì),。本設(shè)計(jì)的VB-DDC已經(jīng)應(yīng)用于寬帶數(shù)字接收機(jī)系統(tǒng),。

參考文獻(xiàn)
[1] Intersil.HSP50214B Data Sheet.2000，5.
[2] ANALOG DEVICES.AD6645 Data Sheet.2006.
[3] San Jose. Phase-locked loops reconfiguration(ALTPLL_RECONFIG) megafunction user guide. Altera Corporation,，2008,，7.
[4] ANALOG DEVICES. AD6620 Data Sheet.1998.

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