概述
AD7262" title="AD7262">AD7262是一款逐步逼近式(SAR)模數(shù)轉換器(A/D轉換器)。其內部有2個跟蹤保持放大器,,2個12位的同步采樣" title="同步采樣">同步采樣A/D轉換器,,2個可編程的放大器以及2組比較器和2個獨立的數(shù)據(jù)輸出引腳,。適用于汽車控制領域及要求高同步、需簡單運算的微弱信號檢測應用,。因此,,這里詳細介紹同步采樣MD轉換器AD7262原理及應用。
2 AD7262簡介
2.1 主要特點
AD7262具有高速低功耗同步采樣,,最高可達1 MS/s,。其內部集成的可編程放大器PGA有14種放大增益可供選擇。兩組比較器A,、B和C,、D用作電機控制或各種電極傳感器的運算器。其中比較器A和B具有低功耗特點,,比較器C和D具有高速特點,。雙通道差分輸入同時采樣和A/D轉換,輸入阻抗大于1 GΩ,。單電源+5 V供電,。PGA增益為2,-3 dB帶寬為1.7 MHz,信噪比SNR為73 dB,;其增益為32時,,信噪比為66 dB。輸入直流漏電流±0.001μA,,失調漂移為2.5μV/℃,。帶有串行外設接口SPI,兼容QSPI,,MICROWIRE,,DSP。該器件具有多種節(jié)能模式,,動態(tài)匹配所需內部模塊,,具有寄存器控制和引腳驅動兩種工作方式。
2.2 引腳功能
AVcc:模擬電源輸入端,,4.75~5.25 V,;
CA_CBVCC/CC_CDVCC:比較器的電源輸入端,2.7~5.25 V,;
CA_CB_GND/CC_CD_GND:比較器的地輸入端,;
VA+/VA-,VB+/VB-:A/D轉換器A和B通道的差分模擬輸入端;
VREFA/VREFB:A/D轉換器A和B通道的基準電壓輸入輸出端,;
SCLK:串行時鐘,,SPI通訊時鐘,也是A/D轉換過程的時鐘源,;
CAL:初始化內部失調校準邏輯輸入,;
PD2:節(jié)能模式選擇邏輯輸入,;
PD1:節(jié)能模式選擇邏輯輸入;
PD0/DIN:節(jié)能模式選擇邏輯輸入,,同時在寄存器控制模式下為數(shù)據(jù)輸入端,;
CS:片選輸入端;
CA+/CA-,CB+/CB-:比較器A和B的差分輸入端,;
CC+/CC-,,CD+/CD-:比較器C和D的差分輸入端,;
AGND:模擬地輸入端,;
DGND:數(shù)字地輸入端;
COUTA~COUTD:比較器CMOS推拉輸出,,使用VDRIVE時,,為數(shù)字輸出端;
DOUTA/DOUTB:A/D轉換串行數(shù)據(jù)輸出端,;
G0~G3:增益倍數(shù)邏輯輸入端,,當全為低電平時,為寄存器控制工作方式,;
VDRIVE:邏輯電源輸入端,,2.7~5.25 V;
REFSEL:基準電壓選擇端,,高電平使用內部基準電壓,,低電平使用外部基準電壓。
2.3 內部結構
圖1為AD7262的內部結構圖,。兩路差分信號通過各自的PGA同步采樣放大后,,進入跟蹤保持器,此時由控制邏輯控制2個12位的逐次逼近型A/D轉換器實現(xiàn)模擬數(shù)字轉換,,最后由輸出驅動器分別串行驅動輸出至DOUTA和DOUTB,。
在引腳驅動方式下,G0~G3必須至少有一個高電平,。外接的G0~G3決定PGA的放大倍數(shù),。PD2~PD0 3個端口電平控制其內部比較器和12位的A/D轉換器各模塊的使用或關閉。在寄存器控制方式下,,PD2,,PD1,G0~G3全為低電平,。PD0/DIN為數(shù)據(jù)輸入端,,用于寫入相關控制寄存器,動態(tài)配置放大倍數(shù),、校準和節(jié)能模式,。AD7262以2的補碼輸出轉換結果,。
2.4 自動校準
自動校準是AD7262的主要特點之一。利用CAL引腳校準設備失調,。設置CAL為高電平,,在下一個CS下降沿完成初始化校準值。失調校準的完成需要一個完整的轉換周期,,包括CS下降沿后的19個SCLK周期,。如果需要,CAL可保持多于一個轉換周期的高電平,,且此時AD7262繼續(xù)校準,。也可使用控制寄存器初始校準值,設置控制寄存器的CAL位為1即可實現(xiàn),。注意在下一個CS下降沿,,校準會被初始化,AD7262的當前轉換就失去意義,。其A/D轉換器必須處于工作狀態(tài)來完成內部校準,。
A/D轉換器A和B通道具有獨立的外部增益寄存器用以校準信號增益。增益校準寄存器有7位,,改變該寄存器以補償增益,。MSB是符號位,其他6位為存儲增益倍數(shù),,用于調整模擬輸入信號的范圍,,其校準精度是1/4 096。
3 典型應用
3.1 硬件設計
圖2為AD7262與ARM處理器LPC2378的典型應用電路,,實現(xiàn)直流電法勘探中電極A,、B電流和電極M、N電壓的采集,。采用金屬膜電阻作為采樣電阻以提高測量精度,。由于A、B電極之間電壓是對大地供電的電極電壓,,一般大于100 V,,前端電極中都有高壓隔離電路,該采樣電阻阻值一般小于100 Ω,。AD7262工作在寄存器控制方式,。在LPC2378的P0.15提供的SCLK的控制時序下,通過P0.18向AD7262的控制寄存器寫入相關數(shù)據(jù),。CS進入低電平狀態(tài)后,,首先由P0.18寫入相關寄存器數(shù)據(jù),再開始采樣保持并轉換輸出,。在寫入寄存器時,,DOUTA和DOUTB輸出為三態(tài),。
AD7262主要通信方式為SPI四線式。由于AD7262無法控制何時通信,,故只能工作在從模式下,。主控制器LPC2378的P0.15提供通訊時鐘信號SCLK。CS為片選輸入,。DOUTA或DOUTB為SPI的數(shù)據(jù)輸出端,。SPI的數(shù)據(jù)輸入端為PD0/DIN。電路設計時,,通過LPC2378向AD7262內部寫入相關數(shù)據(jù)來實現(xiàn)各類動態(tài)配置,。圖3和圖4為串行接口讀寫時序圖。串行時鐘SCLK提供轉換時鐘及AD7262轉換后傳輸信息的控制,。對于片內2個A/D轉換器,,AD7262有相應的2個輸出引腳,。數(shù)據(jù)從AD7262的DOUTA和DOUTB讀取,。用戶可選用其中一個輸出數(shù)據(jù)。
在CS下降沿,,跟蹤保持器處于保持模式,。此時,采樣,、轉換同時被初始化模擬輸入,。這需要至少19個SCLK周期。第19個SCLK的下降沿到來時,,AD7262恢復至跟蹤模式,,并設置DOUTA、DOUTB為使能,。數(shù)據(jù)流由12位組成,,MSB在前。轉換結果MSB在SCLK第19個周期的下降沿由微控制器在第20個時鐘SCLK的下降沿或上升沿讀取,。上升沿還是下降沿取決于所使用的SCLK的頻率,。如SCLK最大頻率為40 MHz時,其讀取數(shù)據(jù)時間是23 ns,,則導致2 ns的建立時間,。而這2 ns的建立時間無法與微控制器匹配。在這種情況下,,就需要在時鐘SCLK的上升沿開始讀數(shù)據(jù),。這樣,轉換結果的MSB位在第19個SCLK下降沿,,延遲15 ns,,并在第20個周期SCLK的上升沿才被讀出,。依此類推,至第30個SCLK下降沿A/D轉換器輸出LSB,,在第31個SCLK上升沿讀出,。反之,如果SCLK為32 MHz時,,則下降沿讀數(shù)據(jù),。在設計中SPI的通信時鐘頻率(LPC2378的P0.15)小于32 MHz,所以在時鐘的下降沿由LPC2378讀寫數(shù)據(jù),。為提高系統(tǒng)的精度和穩(wěn)定性,,可加入一定阻值的耦合電容。
3.2 軟件設計
AD7262內含6個寄存器,,分別是A/D轉換器的結果寄存器,、控制寄存器、A/D轉換器A和B的內部失調寄存器,、A/D轉換器A和B通道的外部增益寄存器,。控制寄存器共有12位,,其中,,RD3~RD0是寄存器選擇位。
由于LPC2378和AD7262都兼容SPI接口,,兩者的編程只需按照時序圖進行即可,。此外LPC2378還有許多其他類型接口,所以便于實現(xiàn)網(wǎng)絡化,詳細流程參見圖5,。
軟件設計中需要注意:CAL引腳在CS為低電平前必須至少保持2μs高電平以確保第一個轉換周期中校準的準確性,。如果在這段時間內,CAL出現(xiàn)低電平,,將導致校準結果不準確,。但如果繼續(xù)為高電平,下一個校準轉換則是準確的,。另外在A/D轉換過程中,,CAL若出現(xiàn)高電平,轉換結果也將不正確,。AD7262的校準是在測量過程中,,A/D轉換前進行的。在測量過程中先校準再采樣保持,。與編程寫寄存器,,在時序上要分開。此外使用SPI接口,只有硬件復位是不夠的,,還要使用軟件復位以保證讀寫數(shù)據(jù)的正確性,。實際應用中,要將數(shù)字和模擬部分地線隔離,。整個軟件部分采用串口讀寫寄存器完成,。
4 結束語
與其他A/D轉換器相比,AD7262除了轉換速度快,、接口簡單,、低功耗、控制功能較強的特點外,,還具有內嵌PGA,、自動校準、同步采樣等特點,,適合于不同信號強度級別的多種電極傳感器的信號檢測,、控制和電機控制系統(tǒng)。目前,,該系統(tǒng)已成功應用于物理勘探電法實驗儀器中,,實現(xiàn)A-B和M-N的電極同步電壓測量,效果較好,。