我們必須認(rèn)識(shí)到,DAC 不過是電路設(shè)計(jì)眾多“鏈路”當(dāng)中的一條,。任何電路板的“鏈條”是否強(qiáng)健取決于每條鏈路是否強(qiáng)健,,因此本文將著重介紹DAC 電路強(qiáng)健的設(shè)計(jì)實(shí)踐方法。我們首先會(huì)討論系統(tǒng)架構(gòu)及如何根據(jù)關(guān)鍵特性選擇 DAC,。然后將介紹一些設(shè)計(jì)方針,,包括如何使用參考電壓和輸出調(diào)節(jié)。本文最后將介紹噪聲抵御技術(shù)和 PCB 布局的最佳范例,。
架構(gòu)與DAC選擇
建造房屋外墻前,,必須先打好地基。對電子工程師而言,,這個(gè)地基就是電路架構(gòu),。在軍事、航空及其它應(yīng)用中,,都是以高水平的系統(tǒng)規(guī)格為標(biāo)準(zhǔn)來創(chuàng)建架構(gòu)的,。即使簡單應(yīng)用沒有系統(tǒng)規(guī)格,每個(gè)設(shè)計(jì)師如能了解 DAC 在系統(tǒng)架構(gòu)中的運(yùn)作方式,,也會(huì)受益匪淺,。了解架構(gòu)的一種簡單方法就是繪制架構(gòu)的框圖。參看圖 1,,它是一幅說明了如何設(shè)計(jì)手持式音頻播放器的簡單框圖,。
(圖 1 – 架構(gòu)框圖)
如圖所示,,微控制器會(huì)控制并將數(shù)據(jù)發(fā)送至 DAC,。DAC 則會(huì)根據(jù)輸入數(shù)據(jù)代碼將模擬電壓輸出至音頻放大器,以調(diào)整音量/增益,。然后,,音頻放大器將以 DAC的增益設(shè)置來驅(qū)動(dòng)擴(kuò)音器。從這幅簡單的框圖中可以看出,,DAC 需要具備以下特征:
- I2C 接口
- 轉(zhuǎn)換速率很快,,足以支持 20Hz-20KHz 的音頻范圍
- 5V電源電壓軌
- 符合各電池源的電源效率
確定關(guān)鍵要求后,設(shè)計(jì)師就可以開始選擇合適的 DAC,。選擇 DAC 時(shí),,設(shè)計(jì)師應(yīng)查閱多個(gè)廠商的數(shù)據(jù)表,并用熒光筆標(biāo)記出符合上述要求的所有關(guān)鍵特性,。DAC 特性包含在數(shù)據(jù)表的電氣特性表格中,,并按如靜態(tài)性能、輸出特性,、電源要求和動(dòng)態(tài)特性等類別分類顯示,。本鏈接給出了典型的 DAC 數(shù)據(jù)表 (http://www.national.com/ds/DA/DAC121S101.pdf)示意。接下來我們將了解典型應(yīng)用中使用的某些重要參數(shù),。
接口
在許多應(yīng)用中,,微控制器、FPGA/CPLD 或其它處理器產(chǎn)生輸入數(shù)據(jù)代碼,。且更為重要的是,,設(shè)計(jì)團(tuán)隊(duì)通常會(huì)先選擇處理器或微控制器,再選擇電路板上的其它組件,。這可能是由現(xiàn)有軟件代碼,、開發(fā)工具甚至是軟件/硬件團(tuán)隊(duì)的經(jīng)驗(yàn)所決定的。因此,,雖然第一篇文章中討論的 DAC基本 參數(shù)很重要,,但接口往往才是其最關(guān)鍵的指標(biāo)。圖 2 中給出了需要考慮的四種常見 DAC 接口,。
(圖 2 – 接口比較)
并行接口使用分離的導(dǎo)線傳輸每個(gè)信號位,,并包含用于傳輸控制和時(shí)鐘信號的額外導(dǎo)線。這種接口很容易在 IC 上實(shí)現(xiàn),,但需要大量布線和引腳。并行接口的速度取決于每個(gè)特定的DAC,,但通??芍С址浅8叩臄?shù)據(jù)速率。內(nèi)置集成芯片 (I2C) 串行總線由 Philips (NXP) 發(fā)明,,它是微控制器中最常用的串行總線,,I2C 在標(biāo)準(zhǔn)模式下支持 100kbps 的數(shù)據(jù)速率,,但在大多數(shù)微控制器中,均可支持高達(dá) 1Mbps 的數(shù)據(jù)速率,。串行外設(shè)接口 (SPI) 總線是 Motorola 開發(fā)的同步串行標(biāo)準(zhǔn),,也可用于多種微控制器, 它可支持高達(dá) 400Mbps 的數(shù)據(jù)速率,,一般情況下則支持 1Mbps 的典型數(shù)據(jù)速率,。SPI 標(biāo)準(zhǔn)的缺點(diǎn)之一是它不像 I2C 那樣被嚴(yán)格規(guī)范,因此可能會(huì)導(dǎo)致具有 SPI 接口的設(shè)備間不完全兼容,。Microwire 是美國國家半導(dǎo)體在 20 世紀(jì)80 年代早期開發(fā)的串行接口,,它被認(rèn)為是 SPI 的前身和子集。
分辨率
與 ADC 一樣,,DAC 分辨率也是以位數(shù)來指定的,。分辨率和 DAC 參考一起決定輸出信號的粒度。校準(zhǔn)等應(yīng)用可能需要 16 位以上的分辨率,,而用于電壓偏移調(diào)整的電路則只需要 10 位 DAC,。如第一篇文章中所論述,輸出信號的表示在很大程度上將取決于分辨率,。DAC 適用的分辨率為 8 到 24 位,,設(shè)計(jì)師需要預(yù)估真正所需的粒度,因?yàn)楫?dāng)分辨率越高,,DAC 的成本就會(huì)相應(yīng)地大幅增加,。
建立時(shí)間
建立時(shí)間是指從輸入代碼發(fā)生變化開始到產(chǎn)生 DAC 輸出信號并保持在最終值的指定公差范圍內(nèi)的時(shí)間。不同芯片廠商規(guī)定的建立時(shí)間特性會(huì)有所差異,,因此必須注意每個(gè)數(shù)據(jù)表所適用的測試條件,。對于使用直流電或較低頻率信號(例如音頻)的應(yīng)用,建立時(shí)間通常不是考慮的關(guān)鍵要素,。但如果 DAC為 測試測量系統(tǒng)提供快速移動(dòng)的波形,,則建立時(shí)間將是最關(guān)鍵的考慮因素。任何設(shè)計(jì)師均應(yīng)妥善計(jì)劃最長建立時(shí)間與輸出端所需信號時(shí)間之間的時(shí)間裕度,。請切記,,規(guī)格參數(shù)只針對特定的測試條件,而您的應(yīng)用環(huán)境可能有所不同,!實(shí)際上,,DAC 設(shè)計(jì)的各個(gè)環(huán)節(jié)均需合理的設(shè)計(jì)裕度。
積分非線性 (INL) 和微分非線性 (DNL)
線 性 DAC 相當(dāng)于一面完美的“鏡子”,,可以準(zhǔn)確反映輸入內(nèi)容,。DAC 的非線性分為兩個(gè)方面 INL 和 DNL。INL 用于通過輸入/輸出傳輸函數(shù)來度量每個(gè)輸入代碼與直線之間的偏差。DNL 用于度量與 1 個(gè)最低有效位 (LSB) 的理想梯度之間的最大偏差,。圖 3 顯示非線性度對 DAC 輸出的影響,。
(圖 3 – 線性度)
如果設(shè)想符合傳輸函數(shù)的正弦波形由水平軸方向傳出,,則輸出波形應(yīng)完全相同,。但由于存在 INL/DNL,正弦信號將會(huì)失真,,這意味著 DAC 輸出信號不能精確表示輸入代碼,。在校準(zhǔn)系統(tǒng)或 測試測量系統(tǒng)等需要高精度的應(yīng)用中,這些特性尤為重要,。但在其它如 LCD 背光中的可調(diào)簡單直流梯度電壓應(yīng)用中,,線性度則不是關(guān)鍵問題。
封裝與功率
封裝是個(gè)重要問題,,它會(huì)限制選擇范圍,。例如,如果裝配線不支持小型球柵陣列 (BGA),,就不能選擇沒有替代封裝的那些 DAC,。封裝在電路的熱特征方面同樣發(fā)揮重要作用,每個(gè)IC廠商都應(yīng)指定封裝的典型 的結(jié)到環(huán)境的熱阻 (θJ-A)值,。參照最高結(jié)溫及預(yù)期功耗,,θJ-A值可用于預(yù)估電路板的熱特征。DAC 功耗在現(xiàn)代設(shè)計(jì)中非常重要,,特別是在電池或便攜式應(yīng)用中,。低功率 DAC 可改善電路板的整體熱特征并降低散熱器需求。對于低功耗應(yīng)用,,設(shè)計(jì)師應(yīng)選擇每通道典型功耗低于 2mW-3 mW 的 DAC,。而大部分新的 DAC 均具有待機(jī)模式,可使功耗低于 1uW,,這可以作為選擇 DAC 時(shí)的重要因素,。
設(shè)計(jì)指導(dǎo)方針
選擇 DAC 后的第一步應(yīng)全面查閱數(shù)據(jù)表,數(shù)據(jù)表應(yīng)包含完整的功能描述,、引腳描述,、應(yīng)用范圍以及可用作電路最初原型的參考框圖。此外,,DAC 網(wǎng)頁上還可能提供現(xiàn)有的參考設(shè)計(jì)和評估板,。有了這些資源,特別是評估板在公開發(fā)布前一般已經(jīng)過良好測試,,您就可以輕松優(yōu)化應(yīng)用中所選用的組件,。
參考與電源
參考與電源使用同一引腳的 DAC 需要非常穩(wěn)定的源電源,。在理想狀況下,參考/電源的精確度將低于 1%,,但在許多情況下,DAC 需要更精確的參考值,。在這種情況下,,要找到具有足夠的電流輸出和較高精度的電源將是富有挑戰(zhàn)性的工作。而幸運(yùn)的是,,許多新型低功耗 DAC 可在低于 50mA 的電流下工作,,因而削弱了這個(gè)限制。圖 4 中顯示的是與低功耗DAC 搭配使用的電壓參考范例,。對于具有獨(dú)立電源和參考線路的 DAC,,應(yīng)遵循相同的數(shù)據(jù)表要求。分離功能雖然提高了電源選擇的靈活性,,但卻增加了實(shí)施的復(fù)雜性,。
(圖 4 – 電壓參考和 DAC)
DAC 輸出調(diào)整
雖然我們可以將 DAC 的輸出直接連至負(fù)載,,但在大部分情況下,,需要對信號進(jìn)行額外的緩沖或調(diào)整,可以通過設(shè)置為電壓輸出器(緩沖器)的同相運(yùn)算放大器來實(shí)現(xiàn)調(diào)整的目的,,在必要時(shí)也可使用具有增益的放大器,。圖 5 顯示了調(diào)整輸出信號及提高增益的兩種方式。運(yùn)算放大器是可以與電壓和電流輸出 DAC 搭配使用的靈活零件,,可以與其它許多零件一起用于 DAC 和 ADC 電路信號調(diào)整,。運(yùn)算放大器在 DAC 電路中的使用,僅受創(chuàng)造性和應(yīng)用限制的制約,。對于這個(gè)被廣泛應(yīng)用的零件,,市面上有很多優(yōu)秀的運(yùn)算放大器教材可供學(xué)習(xí)。使用緩沖器時(shí),,設(shè)計(jì)師應(yīng)確保運(yùn)算放大器電路對誤差的影響小于 DAC 的 1/2 LSB ,,即 在合理性及適當(dāng)?shù)某杀痉秶鷥?nèi),誤差越小越好,。為 DAC 選擇相應(yīng)的運(yùn)算放大器時(shí),,還應(yīng)考慮其它方面如運(yùn)算放大器的帶寬、電壓軌以及電壓軌到軌輸入和輸出 (RRIO) 性能等,。
?。▓D 5 – 緩沖 DAC 輸出)
抵御噪聲
噪聲可通過多種方式在系統(tǒng)中傳播:傳導(dǎo)(布線、連接),、近場磁感應(yīng)(變壓器,、電感器),、電場(電容器)和遠(yuǎn)場電磁感應(yīng)(無線電、天線),。對于 DAC 設(shè)計(jì)而言,,傳導(dǎo)模式是在令電路板上產(chǎn)生噪聲的主要原因。由 Henry Ott 撰寫的《Noise Reduction Techniques》是電路設(shè)計(jì)師的最佳參考資料之一,,其中包含減少噪聲的一些機(jī)制和眾多技術(shù),。
布線 – 傳導(dǎo)噪聲
設(shè)計(jì)師必須認(rèn)識(shí)到任何信號都是電流,它始于一個(gè)能量源形式,,并且必須返回相同的源并將恢復(fù)為能量形式,。圖 6 給出了布線框圖,從中可以看出,,它不只是自身還有一定阻抗的導(dǎo)線,,布線總阻抗須視為阻抗(RE)的總和,包括自感 (LE) 和電容 (CE),。
?。▓D 6 – 實(shí)際布線)
對于超過幾千赫茲的信號頻率,自感 (LE) 成為產(chǎn)生噪聲的關(guān)鍵原因,。因此,,即使不考慮 EMI,盡量縮短所有環(huán)路電流路徑也將令所有電路受益,,即降低整體電感值從而減少噪聲,。在 DAC 電路中,在輸入端可能有高速數(shù)字信號,。高速數(shù)字電流應(yīng)通過較短的獨(dú)立的回流路徑返回其原始端,,以消除傳導(dǎo)的接地噪 聲。
接地
接地的最佳定義可以是電流回到源極的非常低的阻抗路徑,。它就是圖 6 中所示的信號返回路徑(虛線),。PCB 上的專用接地層也是對接地的一種定義。但是,,在使用 DAC 等混合信號零件時(shí),,單個(gè)接地層可能會(huì)允許數(shù)字電路中的噪聲通過接地層耦合到模擬信號返回路徑中。防止發(fā)生這種現(xiàn)象的其中一項(xiàng)技術(shù)就是將接地層分為數(shù)字和模擬區(qū)域,,然后使用較細(xì)的走線將其連接起來,。這會(huì)使整個(gè)地面保持相等電位,同時(shí)也防止數(shù)字接地電流進(jìn)入模擬端,。另一種選擇是使用兩個(gè)內(nèi)部層 – 一層專用于模擬接地,,另一層專用于數(shù)字接地,并通過 VIA 將二者相連,。從各方面綜合考慮,,這是一個(gè)較好的解決方案,,但它確實(shí)會(huì)增加電路板的成本。
電源旁路
DAC 輸入電源引腳上的旁路電容器可降低噪聲,,這在使用開關(guān)電源時(shí)顯得尤為重要,。設(shè)計(jì)師應(yīng)提前對不同電容值的電容器評估,以過濾掉電路上預(yù)期會(huì)出現(xiàn)的諧波噪聲范圍,。有兩種方式可旁路電源:電壓軌至接地(傳統(tǒng))和電壓軌至電壓軌(僅限雙極 DAC),。對于電壓軌至接地旁路,設(shè)計(jì)師應(yīng)將多個(gè)電容器(電容值在 0.01uF 至 0.1uF間)放在盡量靠近 DAC 電源引腳的位置,。電壓軌至電壓軌方案則在兩個(gè)供電軌上跨接一個(gè)電容器,這樣可減少電容器數(shù)量,,但由于需要更高的額定電壓,,因此需要更大的封裝。除了旁路外,,也可在電源走線上增加鐵氧體磁珠,,以進(jìn)一步最小化瞬態(tài)電源電流。
PCB 設(shè)計(jì)建議
在有如此豐富的高質(zhì)量參考資料的背景下,,為何還提醒讀者關(guān)注 PCB 布局建議,?首先,不合理的 PCB 布局會(huì)使整個(gè)電路的信號完整性降級,,并導(dǎo)致振鈴,、振動(dòng)、過沖/下沖峰值和接地反彈等問題,。其次,,良好的 PCB 布局設(shè)計(jì)將提高 DAC 電路性能,并縮短整體設(shè)計(jì)時(shí)間,。要遵循的一些關(guān)鍵性建議包括:
· 使用具有內(nèi)部接地層,、數(shù)字和模擬電源層的多層電路板。這樣整個(gè)電路中的環(huán)路電流就會(huì)非常小,。如有必要,,請對模擬和數(shù)字返回路徑分別接地。
· 使用阻抗可控的走線設(shè)計(jì) PCB,。走線的任何變化(例如寬度,、殘端、拐角和分叉)都會(huì)導(dǎo)致不匹配的阻抗并導(dǎo)致信號失真,。
· 考慮在高速數(shù)字信號走線上增加小型電阻器(10?-20 ?)的位置,,以減緩上升時(shí)間。如果預(yù)期會(huì)出現(xiàn)接地反彈等問題,,這將是一種很有用的技術(shù),。
· 確保具有快速邊緣的數(shù)字信號不會(huì)從模擬電路下經(jīng)過,,并避免將那些走線放在模擬分離接地層上。
· 使時(shí)鐘及數(shù)據(jù)線路與模擬線路分開,,并盡可能縮短距離(例如放置在組件端),。
· 如果模擬和數(shù)字走線必須經(jīng)過 PCB 上的同一位置(因電路密度所限),請使用“保護(hù)線”來防止噪聲耦合,。
DAC 電路設(shè)計(jì)是件極富挑戰(zhàn)的事,,正如 DAC 是大型電路的組成部分,電子設(shè)計(jì)工程師也是大型團(tuán)隊(duì)的組成之一,,團(tuán)隊(duì)成員之間需要進(jìn)行良好的協(xié)作,。因?yàn)榱己脜f(xié)作始終是團(tuán)隊(duì)成功的重要因素。關(guān)于這一點(diǎn),,最后的文章將介紹DAC發(fā)揮了重要作用的兩種主要應(yīng)用,。