《電子技術(shù)應(yīng)用》
您所在的位置：首頁 > 可編程邏輯 > 設(shè)計(jì)應(yīng)用 > 軟件無線電數(shù)字下變頻技術(shù)研究及FPGA實(shí)現(xiàn)
軟件無線電數(shù)字下變頻技術(shù)研究及FPGA實(shí)現(xiàn)
來源:電子技術(shù)應(yīng)用2010年第11期
何立志,，邱 洋,，何 松
西南交通大學(xué) 信息科學(xué)與技術(shù)學(xué)院,，四川 成都611756
摘要： 在數(shù)字下變頻系統(tǒng)實(shí)現(xiàn)方案中,，輸入的模擬中頻信號經(jīng)過高速A/D采樣數(shù)字化后與數(shù)控振蕩器NCO(Numerically Controlled Osillator)產(chǎn)生的正交本振信號混頻,，然后再由抽取濾波模塊進(jìn)行處理,，以輸出低速的低頻或基帶信號,。本文以軟件無線電數(shù)字下變頻技術(shù)為研究對象,，參考GSM系統(tǒng)建立數(shù)字下變頻系統(tǒng),。
中圖分類號： TN919.72
文獻(xiàn)標(biāo)識碼： A
Software radio digital down converter technology and FPGA implementation
HE Li Zhi,，QIU Yang，HE Song
School of Information Science and Technology, Southwest Jiaotong University,Chengdu 611756,，China
Abstract： It need to deal with the frequency mixing,、filtering、decimating and shaping of the iput signals. In the DDC system, sampled and digitized IF signals has to multiply with the orthogonal local oscillator signals generated by the Numerically Controlled Oscillator(NCO), and then be processed by the decimating filter module to output lower frequency or baseband signals with low speed. This paper resarches on the DDC technology in sofware radio systems, Comparing with the parameters of the GSM system, a FPGA-based DDC system is established.
Key words : software radio,；digitial down conversion,；FPGA；decimating filter

    軟件無線電的核心思想是以模塊化,、標(biāo)準(zhǔn)化的硬件功能單元構(gòu)建一個(gè)具有高度靈活性,、開放性的通用硬件平臺，將高速,、寬帶的A/D,、D/A盡可能地靠近天線，通過軟件編程的方式實(shí)現(xiàn)通信系統(tǒng)的各種功能,，從而屏蔽不同通信系統(tǒng)的差異,，實(shí)現(xiàn)多個(gè)通信系統(tǒng)的互通與兼容。數(shù)字下變頻DDC(Digitial Down Conversion)是軟件無線電接收系統(tǒng)構(gòu)成的核心,，它主要是把A/D技術(shù)應(yīng)用于中頻信號,，通過軟件編程實(shí)現(xiàn)混頻,、抽取和濾波等信號處理功能，以數(shù)字化方式將中頻信號搬移至基帶并同時(shí)降低數(shù)據(jù)速率,。
1 軟件無線電數(shù)字下變頻系統(tǒng)構(gòu)建與仿真
1.1 數(shù)字下變頻系統(tǒng)參數(shù)的確定
    系統(tǒng)構(gòu)建時(shí),，主要參考了GSM標(biāo)準(zhǔn)的各項(xiàng)參數(shù)，系統(tǒng)輸入中頻信號采用頻率為246 MHz,、帶寬為200 kHz,、頻偏為50 kHz的MSK調(diào)制信號，下變頻后輸出速率要求為1 MS/s,。根據(jù)帶通信號采樣定理,，本系統(tǒng)采樣率定為24 MHz。采樣后原中頻信號將在6 MHz處有一個(gè)頻譜鏡像,，從而可以取本振頻率為6 MHz來完成數(shù)字混頻的功能,。數(shù)字下變頻后采樣率還需完成從24 MHz到1 MHz的轉(zhuǎn)變即抽取濾波器需要對數(shù)字混頻后輸出的信號進(jìn)行24倍的抽取。
1.2 下變頻系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
    由以上確定的數(shù)字下變頻系統(tǒng)各項(xiàng)參數(shù)可知,，系統(tǒng)需要對數(shù)字下變頻后的信號進(jìn)行24倍的抽取,。本文選擇了抽取濾波器四級級聯(lián)的實(shí)現(xiàn)結(jié)構(gòu)。其中第一級CIC濾波器實(shí)現(xiàn)6倍抽??；第二級CIC補(bǔ)償濾波器對CIC濾波器輸出的信號進(jìn)行補(bǔ)償，并實(shí)現(xiàn)2倍抽??；第三級HB濾波器完成2倍抽取任務(wù)；第四級FIR濾波器不進(jìn)行抽取,，而是進(jìn)一步低通濾波以增強(qiáng)輸出信號的效果,。這樣就構(gòu)造了如圖1所示的軟件無線電數(shù)字下變頻系統(tǒng)。


1.3 抽取濾波器系統(tǒng)的實(shí)現(xiàn)
M,、D分別為CIC濾波器的抽取倍數(shù)和微分延遲因子,。可見其阻帶衰減較差,，難以滿足一般的應(yīng)用需要,。故在實(shí)際應(yīng)用中，往往采用多級CIC濾波器級聯(lián)的結(jié)構(gòu),，使阻帶得到較大衰減,。本文采用了6個(gè)單級CIC波濾器級聯(lián)的形式。采用這種結(jié)構(gòu),，帶來了通帶波紋的增大,，對通帶內(nèi)的信號也產(chǎn)生了一定的衰減。因此,，本文設(shè)計(jì)了相應(yīng)的CIC補(bǔ)償濾波器對CIC處理過的數(shù)據(jù)進(jìn)行幅度補(bǔ)償并實(shí)現(xiàn)2倍的抽取,。據(jù)此即可設(shè)計(jì)相應(yīng)的濾波器,對CIC輸出的數(shù)據(jù)進(jìn)行補(bǔ)償和抽取處理,。
    在MATLAB中，設(shè)計(jì)產(chǎn)生特定參數(shù)的CIC補(bǔ)償濾波器,，將其與CIC濾波器級聯(lián)后,，建立相應(yīng)的仿真文件，并進(jìn)行Matlab仿真,，得到CIC與CIC補(bǔ)償濾波器的設(shè)計(jì)效果如圖2所示,。

    從圖2可以看到，CIC濾波器對數(shù)據(jù)進(jìn)行了6倍的抽取,，但是沒有完全濾掉混雜的噪聲頻率,，其輸出的數(shù)據(jù)再由CIC補(bǔ)償濾波器進(jìn)行處理后，濾除了鄰帶噪聲信號的頻率成分,，同時(shí)也完成了對數(shù)據(jù)的進(jìn)一步抽取,。即CIC和CIC補(bǔ)償濾波器能夠完成對特定參數(shù)信號的濾波與抽取。
1.3.2 HB濾波器
      根據(jù)系統(tǒng)參數(shù)設(shè)計(jì)要求,，半帶濾波器的輸入數(shù)據(jù)采樣率Fs應(yīng)為2 MHz,，通帶截止頻率fp=0.1 MHz。通帶HB濾波器的通帶歸一化截止頻率wp,、阻帶截止頻率ws滿足如下性質(zhì)：wp+ws=π,，可求得其阻帶截止頻率等于0.9 MHz。在本文設(shè)計(jì)的數(shù)字下變頻系統(tǒng)中,，經(jīng)過CIC及其補(bǔ)償濾波器處理后的數(shù)據(jù)需傳給HB濾波器繼續(xù)進(jìn)行濾波,，并進(jìn)行2倍的抽取,。
1.3.3 FIR濾波器
    在數(shù)字下變頻系統(tǒng)結(jié)構(gòu)中,，抽取濾波模塊最后有一級FIR濾波器，它對前三級抽取濾波器處理過的數(shù)據(jù)進(jìn)行進(jìn)一步的濾波,，以使輸出具有更好的波形效果,。FIR的輸入來自HB濾波器處理后輸出的數(shù)據(jù)，采樣率Fs=1 MHz,。本文采用了多相分布式結(jié)構(gòu)設(shè)計(jì)FIR濾波器,。
2 基于FPGA的DDC系統(tǒng)仿真
2.1 DDC系統(tǒng)的功能仿真
    在系統(tǒng)功能仿真時(shí)，本系統(tǒng)選擇了QPSK調(diào)制信號作為輸入的激勵(lì)源,。由MATLAB按系統(tǒng)參數(shù)產(chǎn)生相應(yīng)的中頻已調(diào)信號,，對所得到的數(shù)據(jù)進(jìn)行12比特量化，并對系統(tǒng)在加入高斯白噪聲的情況進(jìn)行了測試,，圖3給出了輸入,、輸出信號的波形。測試時(shí),，加入高斯白噪聲的情況下對應(yīng)的信噪比為0 dB,，即SNR=0 dB,。

    在圖3中，調(diào)制比特流的速率為200 Kb/s,，經(jīng)過串并變換為I,、Q兩路后，碼率降為100 Kb/s,。在有高斯白噪聲的情況下,，DDC系統(tǒng)輸出的兩路正交下變頻信號能夠較好地與輸入的I、Q調(diào)制比特流相對應(yīng),，而且濾除了輸入中頻信號混雜的噪聲成分,。由此可見，所構(gòu)建的軟件無線電數(shù)字下變頻系統(tǒng)在功能上確實(shí)能夠完成對特定參數(shù)的中頻信號的數(shù)字下變頻,，并具有一定的抗噪功能,。
2.2 DDC系統(tǒng)時(shí)序仿真
    在設(shè)置了軟件無線電中頻數(shù)字化系統(tǒng)的各項(xiàng)約束條件并進(jìn)行了綜合、布線等操作后,，本文建立了相關(guān)的仿真激勵(lì)文件,，輸入待處理數(shù)據(jù)，對DDC系統(tǒng)的時(shí)序性能進(jìn)行了仿真,，在Quartus II輸出的數(shù)據(jù)出現(xiàn)了毛刺,，并且都有了一定的時(shí)延，但沒有出現(xiàn)時(shí)序混亂的問題,?？傊浖o線電數(shù)字下變頻系統(tǒng)的時(shí)序基本正常,，但時(shí)延較大,，還有進(jìn)一步優(yōu)化和改進(jìn)的余地。
    數(shù)字下變頻是軟件無線電技術(shù)體系的關(guān)鍵組成部分,模擬中頻信號經(jīng)過高速ADC采樣數(shù)字化后輸入到數(shù)字下變頻系統(tǒng)中,，首先與數(shù)控振蕩模塊(NCO)產(chǎn)生的數(shù)字本振進(jìn)行混頻,，然后再送入到后續(xù)的抽取濾波器進(jìn)行濾波和抽取，最后輸出較低速率的下變頻信號,。本文完成了軟件無線電數(shù)字下變頻系統(tǒng)各關(guān)鍵模塊的分析,、設(shè)計(jì)及系統(tǒng)整體基于FPGA的軟件實(shí)現(xiàn)，并通過了時(shí)序和功能仿真測試,，結(jié)果表明,，系統(tǒng)能夠較好地實(shí)現(xiàn)特定信號的數(shù)字下變頻，并且具有一定的抗噪功能效,。
參考文獻(xiàn)
[1] 王冠,，俞一鳴.面向CPLD/FPGA的Verilog設(shè)計(jì).北京：機(jī)械工業(yè)出版社，2007.
[2] 向新,，張發(fā)啟,，王興華,，等.軟件無線電原理與技術(shù)[M]. 西安：西安電子科技大學(xué)出版社，2008.
[3] 楊星,，楊萬麟.基于FPGA的數(shù)字下變頻的研究與實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù),，2009，9(9).
[4] GUPTA P,，DEY P,，KALYANARAMAN S，et al.Software radio:a review of design considerations and digitial hardware choices.Monographc Study,，2009(1).

此內(nèi)容為AET網(wǎng)站原創(chuàng),，未經(jīng)授權(quán)禁止轉(zhuǎn)載。