由圖1可見,，I端出現(xiàn)信號上升沿會增大輸出信號Out的頻率；D端出現(xiàn)信號上升沿會減小輸出信號Out的頻率,。每當(dāng)I端出現(xiàn)一個(gè)上升沿,，計(jì)數(shù)器用(c-1)個(gè)計(jì)數(shù)脈沖來處理，得到一個(gè)輸出脈沖,，而沒有出現(xiàn)該上升沿時(shí),，(c-1)個(gè)計(jì)數(shù)脈沖經(jīng)c分頻得到的輸出脈沖個(gè)數(shù)是(c-1)/c，因此I端每出現(xiàn)一個(gè)上升沿,，輸出信號頻率的增加量為1-(c-1)/c=1/cHz(與計(jì)數(shù)脈沖的頻率f_osc無關(guān)）,；每當(dāng)D端出現(xiàn)一個(gè)上升沿，計(jì)數(shù)器用(c+1)個(gè)計(jì)數(shù)脈沖來處理,，得到一個(gè)輸出脈沖,，而沒有出現(xiàn)該上升沿時(shí)，(c+1)個(gè)計(jì)數(shù)脈沖經(jīng)c分頻得到的輸出脈沖個(gè)數(shù)是(c+1)/c,。因此D端每出現(xiàn)一個(gè)上升沿,，輸出信號頻率的減小量為(c+1)/c-1=1/cHz（與計(jì)數(shù)脈沖的頻率f_osc無關(guān)）。由此,，可得此計(jì)數(shù)器輸出信號的頻率與輸入信號" title="輸入信號">輸入信號頻率之間的關(guān)系式：
　　
　　式(1)中,，f_I、f_D分別表示I端,、D端輸入信號的頻率,。
　　在本設(shè)計(jì)中，使各可控分頻ID計(jì)數(shù)器的I端和D端輸入信號的上升沿分別與計(jì)數(shù)脈沖的某個(gè)下降沿對齊,，以保證這些計(jì)數(shù)器穩(wěn)定工作,。另外，I端輸入信號的頻率必須小于等于計(jì)數(shù)脈沖頻率f_osc的1/(c-1)倍,；D端輸入信號的頻率必須小于等于計(jì)數(shù)脈沖頻率f_osc的1/(c+1)倍,，以保證I端和D端輸入信號的每個(gè)上升沿都能被處理。
2 鎖相環(huán)電路結(jié)構(gòu)及原理
　　本文給出的全數(shù)字鎖相環(huán)電路結(jié)構(gòu)如圖2所示,。按照功能,，將該電路劃分為三個(gè)模塊：跟蹤模塊(TRACE)、狀態(tài)檢測模塊(STATE)和鎖相環(huán)控制模塊(PLL_C),。圖2中的三個(gè)虛線框分別對應(yīng)這三個(gè)模塊,。跟蹤模塊是該鎖相環(huán)電路的核心，其功能是跟蹤鎖定輸入的參考信號,；狀態(tài)檢測模塊實(shí)時(shí)地給出鎖相環(huán)的工作狀態(tài)：鎖定狀態(tài),、捕捉狀態(tài)、相位越界狀態(tài)和失鎖狀態(tài)；鎖相環(huán)控制模塊據(jù)此輸出相應(yīng)的控制信號,，調(diào)節(jié)鎖相環(huán)的工作方式,。

?

2.1 跟蹤模塊
2.1.1 鑒相器
　　鑒相器" title="鑒相器">鑒相器采用邊沿觸發(fā)型JK觸發(fā)器。本地反饋信號和參考信號經(jīng)Q分頻后分別用于該觸發(fā)器的置位和復(fù)位,，頻率鎖定后兩輸入信號反相,。輸出相差信號是一個(gè)具有可變占空比的方波_[3]。不考慮固定相差π,，定義：
???
??? 式(2)中變量單位均為UI,，θin、θout分別為參考信號和本地反饋信號的相位,，K_d為鑒相器增益,。對于該鑒相器，K_d=1,，-0.5≤p_d≤0.5，則ud的占空比可以表示為（1/2＋pd）,。頻率鎖定后,，p_d=0，u_d是一個(gè)半占空比的方波,。
2.1.2 環(huán)路濾波器
??? 環(huán)路濾波器由K計(jì)數(shù)器和加/減計(jì)數(shù)器構(gòu)成,。
??? K計(jì)數(shù)器由兩個(gè)獨(dú)立的計(jì)數(shù)器組成：進(jìn)位計(jì)數(shù)器和借位計(jì)數(shù)器，其計(jì)數(shù)范圍都是0～(K-1),，計(jì)數(shù)脈沖的頻率都是f_osc,，且均由下降沿觸發(fā)[3]。當(dāng)信號Ub/Uc為低電平時(shí),，進(jìn)位計(jì)數(shù)器計(jì)數(shù),，借位計(jì)數(shù)器保持；當(dāng)U_b/U_c為高電平時(shí),，借位計(jì)數(shù)器計(jì)數(shù),，進(jìn)位計(jì)數(shù)器保持。進(jìn)位計(jì)數(shù)器的計(jì)數(shù)值大于等于K/2時(shí),，進(jìn)位信號carry為“1”,，而進(jìn)位計(jì)數(shù)器的計(jì)數(shù)值小于K/2時(shí)，進(jìn)位信號為“0”,，借位計(jì)數(shù)器以完全相同的方式產(chǎn)生借位信號borrow,。U_b/U_c與鑒相器的輸出相連，所以進(jìn)位信號和借位信號的頻率可以分別表示為：
???

?

??? 加/減計(jì)數(shù)器可以看成是一個(gè)初始值為L×M（L,、M均為常數(shù)）的積分器,，計(jì)數(shù)脈沖的頻率是f_osc，計(jì)數(shù)方向由UP/DN控制,。與鑒相器的輸出相連,，當(dāng)UP/DN為高電平時(shí)進(jìn)行加計(jì)數(shù),；當(dāng)為低電平時(shí)進(jìn)行減計(jì)數(shù)，計(jì)數(shù)結(jié)果的低L位不輸出,。定義：
???
??? 則加減計(jì)數(shù)器的輸出值可以表示為n+M,。將頻率鎖定時(shí)的n值記為N，則N=0,。
2.1.3 數(shù)控振蕩器
??? 數(shù)控振蕩器由ID計(jì)數(shù)器1和ID計(jì)數(shù)器2組成,，它們都是上述可控分頻ID計(jì)數(shù)器（ID計(jì)數(shù)器2的分頻比取常數(shù)，圖2中未標(biāo)出它的C_ID端）,。ID計(jì)數(shù)器1的I端和D端分別與K計(jì)數(shù)器的輸出carry和borrow相連,，C_ID與加/減計(jì)數(shù)器的輸出相連，分頻比c=(n+M),，則由式(1)可得輸出信號add的頻率：
???
??? 信號add經(jīng)過一個(gè)反相器接到ID計(jì)數(shù)器2的I端,，反相器的存在使ID計(jì)數(shù)器2的I端輸入信號的上升沿與計(jì)數(shù)脈沖的某個(gè)下降沿對齊。ID計(jì)數(shù)器2的D端接地,，分頻比取常數(shù)C,，輸出信號經(jīng)P分頻得到占空比接近1/2的信號out₁。由（1）可得信號out1的頻率為：
???
??? 可見,，鎖相環(huán)工作于捕捉狀態(tài)時(shí),，通過相位誤差信號ud調(diào)節(jié)fadd的值，就可以使輸出信號跟蹤鎖定輸入的參考信號,。
2.2 狀態(tài)檢測模塊
??? 該模塊包括兩個(gè)計(jì)數(shù)器和一個(gè)狀態(tài)指示電路,。ud為高電平時(shí)，計(jì)數(shù)器1計(jì)數(shù),，u_d從高電平到低電平跳變時(shí),，計(jì)數(shù)結(jié)果送到狀態(tài)指示電路，同時(shí)該計(jì)數(shù)器復(fù)位,；u_d為低電平時(shí),，計(jì)數(shù)器2計(jì)數(shù)，ud從低電平到高電平跳變時(shí),，計(jì)數(shù)結(jié)果送到狀態(tài)指示電路,，同時(shí)該計(jì)數(shù)器復(fù)位。狀態(tài)指示電路比較兩個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果,，根據(jù)設(shè)定的門限給出鎖相環(huán)的狀態(tài),。如果參考信號的頻率超出了鎖相環(huán)穩(wěn)定工作的動態(tài)范圍，則ud出現(xiàn)不穩(wěn)定現(xiàn)象,，鎖相環(huán)進(jìn)入相位越界狀態(tài),。如果參考信號嚴(yán)重劣化，則鎖相環(huán)進(jìn)入失鎖狀態(tài)。
2.3 鎖相環(huán)控制模塊
??? 鎖相環(huán)控制模塊是對該鎖相環(huán)電路進(jìn)行的非線性改進(jìn),。一旦鎖相環(huán)進(jìn)入鎖定狀態(tài),，當(dāng)前分頻比(n+M)0被存入鎖相環(huán)內(nèi)部寄存器中。鎖相環(huán)進(jìn)入失鎖狀態(tài)時(shí),，控制信號C2使能失鎖態(tài)分頻器,，其分頻比等于預(yù)存的(n+M)0，分頻后的信號加在ID計(jì)數(shù)器3的I端,。ID計(jì)數(shù)器3也是上述可控分頻ID計(jì)數(shù)器,，其D端接地，分頻比等于常數(shù)C（圖2中未標(biāo)出它的C_ID端）,，輸出信號經(jīng)P分頻得到占空比接近1/2的信號out₂,。由（1）可得信號out₂的頻率為：
???
??? 鎖相環(huán)處于失鎖狀態(tài)時(shí)，信號C3控制輸出選擇電路輸出信號out₂,，而當(dāng)鎖相環(huán)處于其他狀態(tài)時(shí)輸出信號out₁,。如果鎖相環(huán)進(jìn)入相位越界狀態(tài)，則捕捉時(shí)間非常長,，鎖相環(huán)難以鎖定,，此時(shí)信號C₁有效，使加/減計(jì)數(shù)器的L值顯著減?。◤?³⁰下降到2¹⁰）,，從而降低鎖相環(huán)路的阻尼系數(shù),，加快頻率牽引過程,。
3 相位傳遞數(shù)學(xué)模型

???
　　上式積分號中的最后一項(xiàng)為高階無窮小，可以忽略,。將式(2)和式(5)代入式(8),，然后求兩階導(dǎo)數(shù)并做拉氏變換得到該鎖相環(huán)的相位傳遞函數(shù)：
???

?

???

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4 鎖相環(huán)參數(shù)選擇
　　鎖相環(huán)的指標(biāo)要求^[1]如下：
　　
??? 由式(10)～式(14)，可選擇出一組合適的參數(shù),。本設(shè)計(jì)中參數(shù)選擇如下：鎖相環(huán)工作頻率fosc=65.472MHz,；M=1023；ID計(jì)數(shù)器1的最小分頻比(n_min+M)=767,，最大分頻比(n_max+M)=1279,；L=230；Q=2,；P=16,；ID計(jì)數(shù)器2和3的分頻比C=2；K=1280,；頻率鎖定時(shí),，信號carry和borrow的頻率相等，加/減計(jì)數(shù)器的輸出值為M，鎖相環(huán)的輸出即鎖相環(huán)的保持范圍約為(-195ppm,，+325ppm),。鎖相環(huán)的對數(shù)幅頻特性曲線如圖4所示?？梢钥闯?，該鎖相環(huán)具有極低的通帶寬度（3dB帶寬約為0.2608Hz）。

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5 仿真以及綜合驗(yàn)證
　　本設(shè)計(jì)用Verilog硬件語言描述,，在QuartusⅡ平臺上完成了時(shí)序仿真,，采用ALTERA公司的EP1C6T144C8器件對設(shè)計(jì)進(jìn)行了驗(yàn)證。抖動測試結(jié)果表明該鎖相環(huán)的輸出抖動滿足ITU-T G.783^[4]建議的要求,。
　　本文給出了一種新型的用于E1支路信號平滑的二階全數(shù)字鎖相環(huán),。該電路規(guī)模小，適于多支路大規(guī)模集成,。實(shí)測結(jié)果表明：該數(shù)字鎖相環(huán)帶寬窄,、捕捉速度快、更加智能化,，可應(yīng)用于SDH系統(tǒng),。