摘  要： 介紹了在激光告警系統(tǒng)中采用異步FIFO解決A/D數(shù)據(jù)采樣與FPGA數(shù)據(jù)處理模塊之間的不同速率匹配問題,。在分析異步FIFO設(shè)計(jì)難點(diǎn)基礎(chǔ)上，提出利用Gray碼計(jì)數(shù)器作為讀寫地址編碼,，有效地同步了異步信號(hào),，避免了亞穩(wěn)態(tài)現(xiàn)象的產(chǎn)生，給不同速率間的數(shù)據(jù)傳輸提供了一種有效的解決方案,。同時(shí)采用Verilog語言描述,，提高了硬件設(shè)計(jì)的可移植性，減少了系統(tǒng)的復(fù)雜性,，提高了激光告警接收系統(tǒng)的可靠性,。
關(guān)鍵詞： 激光告警接收系統(tǒng)；異步FIFO；Gray碼

    快速在片激光告警接收系統(tǒng)中,，A/D信號(hào)采樣頻率與FPGA中數(shù)據(jù)處理系統(tǒng)的工作頻率往往不一致,，因此在這種情況下，為避免數(shù)據(jù)丟失,，需要設(shè)計(jì)一種數(shù)據(jù)緩存,。本文采用Verilog HDL語言設(shè)計(jì)了一種異步FIFO(時(shí)鐘周期和相位相互獨(dú)立)，它不僅提供數(shù)據(jù)緩沖,，而且能夠?qū)崿F(xiàn)不同時(shí)鐘域間的轉(zhuǎn)換等功能,。
1 激光告警接收系統(tǒng)的數(shù)據(jù)采樣和處理
    對(duì)于高速在片激光告警接收系統(tǒng)，具有較高的采樣速率,、低功耗,、體積小以及相應(yīng)的高抗干擾性能是提高其成功獲取敵方激光武器有效數(shù)據(jù)的關(guān)鍵，而采用線性CMOS芯片和提高系統(tǒng)的集成度是實(shí)現(xiàn)小體積,、低功耗的最經(jīng)濟(jì),、最有效的途經(jīng)。本系統(tǒng)采用Xilinx公司Spartan-Ⅲ系列芯片XC3S1500,，設(shè)計(jì)完成異步FIFO緩存,，包括采集控制電路、FFT數(shù)據(jù)處理,、時(shí)鐘控制信號(hào),、接口電路等。激光告警接收系統(tǒng)的數(shù)據(jù)采樣和處理框圖如圖1所示,。

2 異步FIFO設(shè)計(jì)
    異步FIFO由讀,、寫地址邏輯，存儲(chǔ)單元和空滿標(biāo)志邏輯四部分組成,，如圖2所示,。由圖2可以看出，整個(gè)系統(tǒng)分為兩個(gè)獨(dú)立的時(shí)鐘域(讀時(shí)鐘域和寫時(shí)鐘域),，F(xiàn)IFO的存儲(chǔ)介質(zhì)為一塊雙口RAM,，可以同時(shí)進(jìn)行讀寫操作。在寫時(shí)鐘域部分,，由寫地址邏輯生成寫控制信號(hào)和寫地址,；在讀時(shí)鐘域部分，由讀地址邏輯生成讀控制信號(hào)和讀地址,?？諠M標(biāo)志信號(hào)，由寫指針和讀指針通過異步比較器相互比較生成,。對(duì)于異步FIFO設(shè)計(jì)主要有以下兩個(gè)難點(diǎn)：一是如何同步異步信號(hào),，避免觸發(fā)器亞穩(wěn)態(tài)的產(chǎn)生；二是如何根據(jù)FIFO的指針信號(hào)正確地判斷FIFO的空滿狀態(tài)[1]。

2.1 亞穩(wěn)態(tài)問題的解決
    在數(shù)字電路中,，觸發(fā)器需要滿足setup/hold時(shí)間要求,。當(dāng)一個(gè)信號(hào)被寄存器鎖存時(shí)，如果信號(hào)和時(shí)鐘之間不能滿足這個(gè)要求,，data2端的值就是不確定的,，這個(gè)過程稱為亞穩(wěn)態(tài)。如圖3所示為常用異步時(shí)鐘和亞穩(wěn)態(tài)[2],。
在異步FIFO中,，由于時(shí)鐘之間周期和相位完全獨(dú)立，因此數(shù)據(jù)的丟失概率不為零,。盡管亞穩(wěn)態(tài)無法徹底消除,，但是可以通過下面方法將其降低到一個(gè)可以接受的范圍之內(nèi)。

    (1)對(duì)讀地址/寫地址采用Gray碼設(shè)計(jì),。這是因?yàn)椴捎枚M(jìn)制計(jì)數(shù)時(shí)所有位都可能變化,，不利于跨時(shí)鐘域的同步。例如,，3位二進(jìn)制數(shù)從3變到4(即011~100)時(shí),，所有位都發(fā)生了變化，而Gray碼的特點(diǎn)是每次只有一個(gè)數(shù)據(jù)位變化,。由于同步多個(gè)異步輸入信號(hào)出現(xiàn)亞穩(wěn)態(tài)的概率遠(yuǎn)遠(yuǎn)大于同步一個(gè)異步信號(hào)的概率,，因此，寫地址指針和讀地址指針均采用Gray碼計(jì)數(shù)器,，可以保證一個(gè)時(shí)鐘域的指針盡可能安全地被轉(zhuǎn)換到另一個(gè)時(shí)鐘域,，有效避免了亞穩(wěn)態(tài)。
    (2)采用觸發(fā)器來同步異步輸入信號(hào),，如圖4中的兩級(jí)觸發(fā)器,，可以將出現(xiàn)亞穩(wěn)態(tài)幾率降低到一個(gè)很小的程度。

    不過,，使用這種方法會(huì)增加一級(jí)延時(shí),。為了充分利用FPGA器件資源，提高系統(tǒng)運(yùn)行速度,，同時(shí)有效地避免亞穩(wěn)定狀態(tài),，結(jié)合系統(tǒng)實(shí)際應(yīng)用,，本設(shè)計(jì)采用Gray碼設(shè)計(jì)讀寫地址,。
2.2 空滿狀態(tài)的判斷
    在異步FIFO設(shè)計(jì)中，正確地產(chǎn)生“空”/“滿”標(biāo)志是最困難的部分,，主要有兩個(gè)問題：(1)異步時(shí)鐘域問題,，由上分析可知，可采用Gray碼計(jì)數(shù)器解決；(2)因?yàn)镕IFO“空”/“滿”都表明讀/寫指針相等,，因此必須準(zhǔn)確區(qū)分是讀“空”還是寫“滿”,。“空”、“滿”狀態(tài)的產(chǎn)生需要兩個(gè)條件：①對(duì)方向的判定：即判定具體是寫地址指針將要接近讀地址指針,，還是讀地址指針將要接近寫地址指針,；②讀寫地址是否相等[4]。
解決辦法：將FIFO地址空間按最高兩位劃分成4個(gè)象限,，每當(dāng)讀/寫地址相等時(shí),，通過對(duì)最高兩位譯碼以產(chǎn)生正確的“空”/“滿”標(biāo)志。
    若寫指針比讀指針滯后一個(gè)象限,，則FIFO為“接近滿”狀態(tài),，此時(shí)置標(biāo)志“direction”為1，并且鎖存其值,，相應(yīng)等式為：
wire disrest_n=～((wptr[n]^rptr[n-1]))&～((wptr[n-1])^rptr[n] ))
若寫指針比讀指針超前一個(gè)象限,，則FIFO為“接近空”狀態(tài)，此時(shí)置標(biāo)志“direction”為0,，并且鎖定其值,，相應(yīng)等式為：
wire dirclr_n=～((～(wptr[n]^rptr[n-1])&(wptr[n-1]^rptr[n]))∣～wrst_n
3 模塊設(shè)計(jì)的Verilog實(shí)現(xiàn)[3-4]
3.1 存儲(chǔ)模塊RAM
    為增加設(shè)計(jì)的可移植性，本設(shè)計(jì)的存儲(chǔ)單元沒有采用ISE8.1軟件中的IP核,，而是通過Verilog HDL語句設(shè)計(jì)一個(gè)二維數(shù)組,，通過修改參數(shù)可得到相應(yīng)數(shù)據(jù)寬度的輸入/輸出存儲(chǔ)空間。主要語句如下：
module dp_ram(rdata,，wdata,，waddr，raddr,，wclken,，wclk)；
parameter DATA_WIDTH=12,；
parameter ADDR_WIDTH=10,；
parameter DEPTH=1<<ADDR_WIDTH；
always @(posedge wclk)
if (wclken) MEM[waddr]<=wdata,；
assign rdata=MEM[raddr],；
endmodule
3.2 讀/寫、空/滿標(biāo)志邏輯模塊
    讀寫地址設(shè)計(jì)中引用了Gray碼,，因Gray碼是一種在相鄰計(jì)數(shù)之間只有一位發(fā)生變化的編碼方式,，用Gray碼做地址計(jì)數(shù)可以消除在電路中的模糊現(xiàn)象，避免亞穩(wěn)態(tài),。Gray碼可以借助二進(jìn)制計(jì)數(shù)器實(shí)現(xiàn),。
3.3 異步比較器
    異步比較器用于判斷比較讀指針,、寫指針的大小，輸出控制信號(hào),，判斷存儲(chǔ)器中數(shù)據(jù)是“接近滿”還是“接近空”,。其主要程序語句如下：
module async_cmp(aempty_n，afull_n,，wptr,，rptr，wrst_n),；
always @(posedge high or negedge dirset_n or negedge dirclr_n)
if (!dirclr_n) direction <= 1'b0,；
else if (!dirset_n) direction <= 1'b1；
else direction <= high,；
endmodule
3.4 異步FIFO模塊及RTL級(jí)硬件電路[5]
    利用Verilog硬件設(shè)計(jì)描述語言,，在Xilinx公司ISE 8.1軟件開發(fā)環(huán)境中編譯后得出如圖5所示的異步FIFO模塊。

    采用綜合工具Synplify Pro軟件對(duì)該設(shè)計(jì)進(jìn)行綜合,，得出RTL級(jí)硬件電路結(jié)果圖如圖6所示,。

3.5 芯片資源利用
    表1列出了設(shè)計(jì)高速在片激光告警接收系統(tǒng)的異步FIFO占用FPGA(XC3S1500)芯片內(nèi)部資源的情況。由表1可知,，F(xiàn)IFO模塊完成后,，還有大量的資源可以利用，因此剩余資源可用于實(shí)現(xiàn)FFT數(shù)據(jù)處理,、采集控制,、顯示等功能，從而在一塊芯片上完成多種功能,，可有效減少激光告警接收機(jī)的體積,，朝小型化發(fā)展。

4 系統(tǒng)波形仿真
    讀寫時(shí)鐘異步使得FIFO存儲(chǔ)器的輸入和輸出數(shù)據(jù)速率不相等,，在讀操作時(shí)鐘頻率高于寫操作時(shí)鐘頻率時(shí),，可能出現(xiàn)“讀空”狀態(tài)；當(dāng)寫操作時(shí)鐘頻率高于讀操作時(shí)鐘頻率時(shí),，可能出現(xiàn)“寫滿”狀態(tài),。在高速在片激光告警接收系統(tǒng)中，數(shù)據(jù)讀取時(shí)鐘比寫時(shí)鐘要高,，本文選取第一種情況進(jìn)行仿真,。無論是“讀空”還是“寫空”，對(duì)于異步FIFO來說,，讀取的數(shù)據(jù)一定等于寫入的數(shù)據(jù),。利用Modelsim SE 6.0仿真軟件進(jìn)行仿真，其波形如圖7所示,。結(jié)果表明,，該設(shè)計(jì)是正確的。

    本文提出的FIFO設(shè)計(jì)方法解決了不同時(shí)鐘域間的數(shù)據(jù)緩沖和時(shí)鐘轉(zhuǎn)換功能問題,，避免了數(shù)據(jù)的丟失,；通過運(yùn)用Gray碼計(jì)數(shù)器一次只變換一位的特點(diǎn)，有效地同步了異步信號(hào),，避免了亞穩(wěn)態(tài)的產(chǎn)生,；與二進(jìn)制計(jì)數(shù)器相比，還能減少線路切換,，進(jìn)而減少功率的消耗[3],；采用Verilog HDL語言描述設(shè)計(jì)，可移植性好,、生成的硬件電路面積小,、速度快、系統(tǒng)可靠性高,。目前,，該FIFO設(shè)計(jì)已經(jīng)在所研制的激光告警接收系統(tǒng)中得到應(yīng)用。
參考文獻(xiàn)
[1] 黃平,，何虎剛,，徐定杰.導(dǎo)航接收機(jī)的非對(duì)稱異步FIFO設(shè)計(jì)[J].彈箭與制導(dǎo)學(xué)報(bào)，2008(2)：265-268.
[2] 楊軍,，孔兵,，宋克儉，等.基于FPGA的高速異步FIFO存儲(chǔ)器設(shè)計(jì)[J].云南大學(xué)學(xué)報(bào)(自然科學(xué)版),，2007,，29(6)：560-565.
[3] 劉波.精通Verilog HDL語言[M].北京：電子工業(yè)出版社，2007.
[4] (美)CZLETTZ MD,，著. Verilog HDL高級(jí)數(shù)字設(shè)計(jì)[M].張雅綺,，李鏘，等譯.北京：電子工業(yè)出版社,，2006.
[5] 簡宏倫.精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解[M].北京：電子工業(yè)出版社,，2005.