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基于FPGA的超聲波信號(hào)處理設(shè)計(jì)與實(shí)現(xiàn)

為了滿足超聲波探傷檢測(cè)的實(shí)時(shí)性需求,，通過研究超聲波探傷的工作原理,，提出了基于FPGA芯片的實(shí)時(shí)信號(hào)處理系統(tǒng)實(shí)現(xiàn)方案及硬件結(jié)構(gòu)設(shè)計(jì),，并根據(jù)FPGA邏輯結(jié)構(gòu)模型實(shí)現(xiàn)了軟件系統(tǒng)的模塊化設(shè)計(jì),。根據(jù)實(shí)驗(yàn)測(cè)試及統(tǒng)計(jì)數(shù)據(jù)得出，基于FPGA芯片的信號(hào)處理系統(tǒng)提高了探傷檢測(cè)的準(zhǔn)確性與穩(wěn)定性,，滿足了探傷過程中B超顯示的實(shí)時(shí)性要求,。

發(fā)表于：8/14/2018

基于虛擬儀器的城市景觀照明分布式控制系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

針對(duì)城市級(jí)景觀照明系統(tǒng)分布廣、數(shù)量多的特點(diǎn),，設(shè)計(jì)一種基于虛擬儀器的可組分布式城市景觀照明控制系統(tǒng),。采用C8051F040處理器構(gòu)建多通道照明控制硬件平臺(tái)，利用CAN總線網(wǎng)絡(luò)技術(shù)完成虛擬儀器的數(shù)據(jù)傳輸鏈路,，實(shí)現(xiàn)組網(wǎng)功能,。該系統(tǒng)可同時(shí)監(jiān)控多路照明現(xiàn)場(chǎng)，并將檢測(cè)到的數(shù)據(jù)進(jìn)行顯示,、報(bào)警,、自動(dòng)記錄和保存。

發(fā)表于：8/14/2018

基于FPGA的多通道HDLC通信系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足某測(cè)控平臺(tái)的設(shè)計(jì)要求,，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的六通道HDLC并行通信系統(tǒng),。該系統(tǒng)以FPGA為核心,，包括FPGA、DSP,、485轉(zhuǎn)換接口等部分,。給出了系統(tǒng)的電路設(shè)計(jì)、關(guān)鍵模塊及軟件流程圖,。測(cè)試結(jié)果表明,，系統(tǒng)通訊速度為1 Mb/s，并且工作穩(wěn)定,，目前該設(shè)計(jì)已經(jīng)成功應(yīng)用于某樣機(jī)中。

發(fā)表于：8/14/2018

功率MOSFET并聯(lián)應(yīng)用

從線路布線和參數(shù)配置等方面分析了導(dǎo)致MOSFET并聯(lián)時(shí)電壓和電流不均衡的原因,，并聯(lián)MOSFET易產(chǎn)生振蕩的原因作了詳細(xì)的分析,，并輔以仿真說明振蕩產(chǎn)生的原因。

發(fā)表于：8/14/2018

具有高傳輸比的“泵式”結(jié)構(gòu)矩陣變換器

針對(duì)目前矩陣變換器電壓傳輸比多數(shù)只能達(dá)到0.866的問題,，進(jìn)行了深入研究,，設(shè)計(jì)了一種泵式矩陣變換器結(jié)構(gòu)，使電壓傳輸比任意可調(diào),并從機(jī)理上解決了矩陣式變換器的傳輸比低的問題,。

發(fā)表于：8/14/2018

一種基于混合任務(wù)集的高能效調(diào)度算法

動(dòng)態(tài)電源與頻率調(diào)整技術(shù)能夠幫助實(shí)時(shí)系統(tǒng)顯著減少能耗,，之前的研究大多聚焦于基于周期性任務(wù)的線程調(diào)度算法, 卻很少考慮周期性與非周期性任務(wù)混合的模型。同時(shí),，盡管基于CPU利用率的DVS算法可以從系統(tǒng)級(jí)上減少能耗,，但不能保證實(shí)時(shí)性。本文提出一種新的算法,，它結(jié)合減慢因子的DVFS調(diào)度算法與系統(tǒng)級(jí)的DVS技術(shù),，融合PID控制器與自適應(yīng)的權(quán)衡策略為軟實(shí)時(shí)系統(tǒng)提供更好的能耗減少方法。該算法的能耗在服務(wù)器利用率低于25%的情況下比加州大學(xué)提出的算法下降了14.2％~25.9%,，周期性任務(wù)超過時(shí)限率低于3％,。

發(fā)表于：8/14/2018

一種增益增強(qiáng)型套筒式運(yùn)算放大器的設(shè)計(jì)

設(shè)計(jì)了一種用于高速ADC中的全差分套筒式運(yùn)算放大器。從ADC的應(yīng)用指標(biāo)出發(fā),，確定了設(shè)計(jì)目標(biāo),，利用開關(guān)電容共模反饋、增益增強(qiáng)等技術(shù)實(shí)現(xiàn)了一個(gè)可用于12 bit精度,、100 MHz采樣頻率的高速流水線(Pipelined)ADC中的運(yùn)算放大器,。基于SMIC 0.13um,，3.3 V工藝,，Spectre仿真結(jié)果表明，該運(yùn)放可以達(dá)到105.8 dB的增益,，單位增益帶寬達(dá)到983.6 MHz,，而功耗僅為26.2 mW,。運(yùn)放在4 ns的時(shí)間內(nèi)可以達(dá)到0.01%的建立精度，滿足系統(tǒng)設(shè)計(jì)要求,。

發(fā)表于：8/14/2018

基于FPGA的數(shù)字三相鎖相環(huán)的優(yōu)化設(shè)計(jì)

數(shù)字三相鎖相環(huán)中含有大量乘法運(yùn)算和三角函數(shù)運(yùn)算,，占用大量的硬件邏輯資源。為此,，提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實(shí)現(xiàn)方案,，利用乘法模塊復(fù)用和CORDIC算法實(shí)現(xiàn)三角函數(shù)運(yùn)算，并用Verilog HDL硬件描述語言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn),。仿真和實(shí)驗(yàn)結(jié)果表明,，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速,、準(zhǔn)確地鎖定相位,，具有良好的性能。

發(fā)表于：8/14/2018

基于DDS的低通濾波器設(shè)計(jì)與仿真

分析了幾種經(jīng)典濾波器特性,，重點(diǎn)研究了DDS系統(tǒng)中低通濾波器的設(shè)計(jì)方法,。根據(jù)DDS的結(jié)構(gòu)特點(diǎn)和輸出雜散頻譜特性，結(jié)合濾波器技術(shù)指標(biāo)使用了歸一化法完成了一個(gè)九階橢圓函數(shù)低通濾波器的設(shè)計(jì),，使其通帶截至頻率為120 MHz,、通帶內(nèi)最大衰減為0.2 dB、在135 MHz處阻帶內(nèi)最小衰減為66 dB,。通過Multisim10對(duì)其進(jìn)行仿真后可以得出,，使用此種方法設(shè)計(jì)的低通濾波器過渡帶陡峭、幅頻特性仿真良好,，并且能夠很好地滿足預(yù)期的技術(shù)指標(biāo),。

發(fā)表于：8/14/2018

基于C8051F410的光電式引張線儀設(shè)計(jì)

根據(jù)大壩變形監(jiān)測(cè)的實(shí)際需求，以C8051F410為硬件控制平臺(tái),，采用先進(jìn)的CCD技術(shù),，設(shè)計(jì)了用于大壩水平位移監(jiān)測(cè)的具有高精度自動(dòng)測(cè)量功能的引張線儀。重點(diǎn)闡述了檢測(cè)儀器的工作原理,、硬件整體實(shí)現(xiàn)方案及軟件設(shè)計(jì)流程,。測(cè)量結(jié)果表明該儀器具有很強(qiáng)的實(shí)用性。

發(fā)表于：8/14/2018

基于CompactPCI體系的高性能監(jiān)測(cè)測(cè)向處理平臺(tái)研究

提出一種新的高速并行采樣技術(shù)架構(gòu)以及基于可編程芯片技術(shù)和支持靈活配置的并行處理嵌入式硬件架構(gòu),。該平臺(tái)集多通道高速采集,、大容量數(shù)據(jù)存儲(chǔ)、高性能DSP與大規(guī)模FPGA緊耦合實(shí)時(shí)處理等功能于一體,，在綜合集成與應(yīng)用方面具有創(chuàng)新性,，能夠保障對(duì)多模式、多速率,、多頻段信號(hào)分析在信號(hào)層上頻域的寬闊全覆蓋和時(shí)域的連續(xù)性,，同時(shí)又因其硬件上提供了豐富的資源裕量,，因而可以滿足信息層上對(duì)多種標(biāo)準(zhǔn)和協(xié)議分析的需求及應(yīng)對(duì)其未來的演進(jìn)。

發(fā)表于：8/14/2018

VIPVS加速7 nm工藝模擬版圖設(shè)計(jì)

在格芯基于7 nm技術(shù)研發(fā)高速Serdes IP過程中,，版圖設(shè)計(jì)的復(fù)雜度日益增加,。其中復(fù)雜DRC(Design Rule Check)驗(yàn)證和復(fù)雜MPT(Multi Patterning)方法為整個(gè)設(shè)計(jì)流程帶來新的挑戰(zhàn)。因此,，一個(gè)能夠應(yīng)對(duì)這些挑戰(zhàn)的版圖設(shè)計(jì)流程非常重要,，尤其是對(duì)EDA工具新功能的應(yīng)用，例如： Cadence Virtuoso Interactive Physical Verification System(VIPVS)工具,。VIPVS能夠?qū)崿F(xiàn)實(shí)時(shí)sign-off 規(guī)格的DRC 驗(yàn)證,，縮短版圖驗(yàn)證迭代過程，為多重圖案上色提供高效的方法,。介紹格芯高速Serdes 版圖團(tuán)隊(duì)如何使用VIPVS(主要討論高效DRC驗(yàn)證和多重圖案上色功能)進(jìn)行基于格芯7 nm Finfet工藝的高速Serdes芯片版圖設(shè)計(jì),。

發(fā)表于：8/14/2018

基于VSDP-XcitePI的片上耦合干擾的快速驗(yàn)證方法

介紹了一種基于VSDP-XcitePI提取片上電源模型并仿真分析片上耦合干擾的快速驗(yàn)證流程，使用XcitePI基于芯片版圖對(duì)Die上金屬層寄生快速準(zhǔn)確地提取生成芯片級(jí)／宏模塊級(jí)的RLCK模型/S參數(shù)模型,，對(duì)一款高性能混合信號(hào)前端芯片進(jìn)行數(shù)字-模擬間干擾分析，將Die上電源網(wǎng)絡(luò)及指定關(guān)鍵信號(hào)的金屬層寄生模型帶入全鏈路聯(lián)合仿真,，較好地復(fù)現(xiàn)了測(cè)試現(xiàn)象,。所分析芯片面積為1.44 mm2，分析精度達(dá)到支撐10 μV級(jí)的變化量,，分析帶寬超過5 GHz,。此外，介紹了VSDP平臺(tái)對(duì)S參數(shù)模型的后處理方法,，確保全鏈路仿真的收斂性和高效率,。

發(fā)表于：8/14/2018

發(fā)酵過程中影響微生物生理代謝的溶解氧

發(fā)酵是食品、醫(yī)藥等許多行業(yè)的一個(gè)關(guān)鍵生產(chǎn)過程,溶解氧又是微生物發(fā)酵過程中的一個(gè)至關(guān)重要的參數(shù),。

發(fā)表于：8/13/2018

無線傳感器產(chǎn)品在中糧智慧農(nóng)場(chǎng)現(xiàn)場(chǎng)監(jiān)測(cè)的應(yīng)用

中糧智慧農(nóng)場(chǎng)是中糧聯(lián)手中國農(nóng)科院建設(shè)的重點(diǎn)農(nóng)業(yè)項(xiàng)目,，位于“中國北京農(nóng)業(yè)生態(tài)谷”的中部。

發(fā)表于：8/13/2018