AES算法的快速硬件設計與實現
所屬分類：技術論文
上傳者：aet
文檔大小：1865 K
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文檔介紹：基于FPGA并采用流水線技術和優(yōu)化設計，提出了一種更高效的AES算法IP核的硬件設計方法。在使用較低時鐘頻率的情況下，可以獲得更大的數據吞吐量和更快的傳輸速度。
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