基于VHDL語(yǔ)言的卷積碼和Viterbi譯碼的實(shí)現(xiàn)
所屬分類：技術(shù)論文
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文檔介紹：介紹并用VHDL語(yǔ)言實(shí)現(xiàn)了卷積編碼和維特比譯碼,。根據(jù)編碼器特征設(shè)計(jì)了一種具有針對(duì)性的簡(jiǎn)潔的維特比譯碼器結(jié)構(gòu)，并通過(guò)ModelSim平臺(tái)驗(yàn)證了該設(shè)計(jì)的正確性,。
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