摘 要： 針對(duì)永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)" target="_blank">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)" 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title="永磁同步電機(jī)伺服系統(tǒng)">永磁同步電機(jī)伺服系統(tǒng)的控制要求,，設(shè)計(jì)了一種DSP+FPGA的雙內(nèi)核控制結(jié)構(gòu),。在充分考慮DSP和FPGA的芯片特點(diǎn)和資源的基礎(chǔ)上,，合理劃分了系統(tǒng)的控制任務(wù),，基于總線空間和分級(jí)中斷的通信方式實(shí)現(xiàn)了內(nèi)核之間的數(shù)據(jù)交換,。雙內(nèi)核的控制結(jié)構(gòu)簡化了系統(tǒng)電路,，進(jìn)一步提高了全數(shù)字化程度,，增強(qiáng)了系統(tǒng)的穩(wěn)定性,，為伺服系統(tǒng)的設(shè)計(jì)提供了一種新的方法,。
關(guān)鍵詞： 永磁同步電機(jī)伺服系統(tǒng),； 雙內(nèi)核,； DSP； FPGA
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永磁同步電機(jī)具有體積小,、重量輕,、高效節(jié)能等優(yōu)點(diǎn)，使永磁同步電機(jī)伺服系統(tǒng)被廣泛應(yīng)用于數(shù)控機(jī)床,、航空航天等領(lǐng)域[1-2],，而各種應(yīng)用領(lǐng)域?qū)τ来磐诫姍C(jī)伺服系統(tǒng)的性能要求也在不斷提高。早期的永磁同步電機(jī)伺服系統(tǒng)多采用數(shù)?；旌系慕Y(jié)構(gòu),，模擬電路的應(yīng)用帶來了硬件結(jié)構(gòu)復(fù)雜、控制精度低,、易受電磁干擾,、可靠性差等缺點(diǎn)。由于計(jì)算機(jī)技術(shù)的發(fā)展,，特別是數(shù)字信號(hào)處理器DSP等嵌入式工業(yè)控制處理器的出現(xiàn),，滿足了數(shù)字化控制的計(jì)算時(shí)間要求，全數(shù)字式的交流伺服系統(tǒng)逐漸取代了數(shù)?；旌系哪Ｊ?。數(shù)字式伺服系統(tǒng)提高了控制精度，增強(qiáng)了系統(tǒng)的抗干擾能力[3]?，F(xiàn)場可編程邏輯門陣列FPGA和復(fù)雜可編程邏輯單元CPLD在伺服系統(tǒng)中的應(yīng)用進(jìn)一步增進(jìn)了系統(tǒng)的數(shù)字化程度,，其硬件可編程的特點(diǎn)將部分?jǐn)?shù)字電路和信號(hào)處理通過硬件語言實(shí)現(xiàn)，進(jìn)一步簡化了系統(tǒng)結(jié)構(gòu),提高了系統(tǒng)設(shè)計(jì)的靈活性[4],。
本文以電機(jī)控制專用DSP和FPGA作為控制核心,，設(shè)計(jì)了永磁同步電機(jī)伺服系統(tǒng)的一種雙內(nèi)核控制結(jié)構(gòu)。針對(duì)系統(tǒng)控制要求,，通過任務(wù)分配和通信機(jī)制設(shè)計(jì),，發(fā)揮了各自的特點(diǎn)實(shí)現(xiàn)了雙內(nèi)核控制，有效簡化了電路設(shè)計(jì),、提高了控制效率,。
1 系統(tǒng)控制任務(wù)
永磁同步電機(jī)伺服系統(tǒng)的任務(wù)是驅(qū)動(dòng)永磁同步電機(jī)的輸出跟隨給定信號(hào)的變化。系統(tǒng)的控制過程是：接收上位控制信號(hào),，根據(jù)信號(hào)指令和電機(jī)的反饋信息控制電機(jī)的運(yùn)行狀態(tài),。系統(tǒng)的整體結(jié)構(gòu)如圖1所示，主要包括數(shù)字控制,、功率驅(qū)動(dòng),、控制顯示接口,、系統(tǒng)保護(hù)和反饋信號(hào)處理等部分,。
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永磁同步電機(jī)安裝有光電編碼器,，系統(tǒng)的功率驅(qū)動(dòng)部分有電流傳感器。位置和電流反饋信號(hào)經(jīng)過處理后,，為系統(tǒng)控制提供位置,、速度和電流的信息?？刂骑@示接口包括接收上位機(jī)的控制信號(hào),、刷新數(shù)碼管顯示和讀取鍵盤按鍵信息。功率驅(qū)動(dòng)由整流器和逆變器兩部分組成,，整流器以不控整流的方法把三相交流電變換成直流電源,，為逆變器提供母線電壓；逆變器選擇IPM模塊PS30CSJ060并圍繞其設(shè)計(jì)PWM驅(qū)動(dòng)和保護(hù)電路,。數(shù)字控制是伺服系統(tǒng)的核心,，本文設(shè)計(jì)了DSP+FPGA雙核結(jié)構(gòu)的數(shù)字控制部分，與其他部分一起實(shí)現(xiàn)信號(hào)接口并完成控制算法,。
2 雙內(nèi)核結(jié)構(gòu)設(shè)計(jì)
以DSP和FPGA組成雙內(nèi)核的結(jié)構(gòu),，可以充分利用各自的特點(diǎn)，在簡化電路設(shè)計(jì)的同時(shí),，保證系統(tǒng)的算法實(shí)現(xiàn)時(shí)間,。在控制任務(wù)的劃分上，原則是充分利用所選擇的DSP和FPGA的芯片資源,，發(fā)揮各自的特點(diǎn),，高效穩(wěn)定地實(shí)現(xiàn)控制要求。系統(tǒng)中高速,、周期性強(qiáng)的信號(hào)由FPGA實(shí)現(xiàn),，可以減小DSP的工作壓力；電機(jī)控制的算法由DSP實(shí)現(xiàn),。 根據(jù)系統(tǒng)控制的要求,選擇了TI公司的TMS320LF2407和ALTERA公司的EP1K30TC144作為控制內(nèi)核,，雙核控制結(jié)構(gòu)如圖2所示。
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TMS320LF2407是一款接口豐富,、功能齊全的電機(jī)專用DSP芯片,，它的最高工作頻率可達(dá)到40MHz，以單周期指令為主的指令集體現(xiàn)了高速數(shù)字信號(hào)處理能力,。TMS320LF2407電機(jī)控制的特點(diǎn)是：2個(gè)事件管理模塊,，每個(gè)模塊有2個(gè)16位通用定時(shí)器，8個(gè)16位PWM通道,，3個(gè)捕獲單元,。PWM通道可以靈活實(shí)現(xiàn)逆變器的對(duì)稱或非對(duì)稱控制，具有可調(diào)整死區(qū)避免上,、下橋臂的直通,，通過外部引腳觸發(fā)可以緊急封鎖通道,。另外，芯片還包括數(shù)字IO接口模塊,，串行通信接口(SCI)模塊,、串行外設(shè)接口(SPI)模塊等功能模塊，為伺服系統(tǒng)的設(shè)計(jì)和功能擴(kuò)展提供了方便,。
EP1K30TC144 芯片屬ALTERA 公司的ACEX系列,，它采用查找表(LUT)和嵌入式陣列塊(EAB)相結(jié)合的結(jié)構(gòu)，可用來實(shí)現(xiàn)存儲(chǔ)器,、專用邏輯功能和通用邏輯功能,。每個(gè)EAB 能提供4 096 bit的存儲(chǔ)空間, 每個(gè)邏輯單元(LE)包含4 個(gè)輸入LUT、1個(gè)可編程的觸發(fā)器,、進(jìn)位鏈和1個(gè)層疊鏈,。芯片的最大系統(tǒng)門數(shù)為119 000，它有1 728個(gè)LE和5個(gè)EAB,，片內(nèi)有鎖相環(huán)和RAM塊,，可滿足系統(tǒng)信號(hào)處理的要求。
2.1 任務(wù)分配
永磁同步電機(jī)的控制算法包括位置,、速度,、電流三個(gè)控制器和SVPWM調(diào)制算法，其中電流控制和SVPWM的運(yùn)算要在100μs的伺服周期內(nèi)完成,，這些算法都由DSP來完成,。同時(shí)，DSP電機(jī)控制專用的事件管理模塊使伺服控制和PWM信號(hào)輸出簡單易行,。由SCI模塊設(shè)計(jì)了系統(tǒng)和PC機(jī)的接口軟件,，方便參數(shù)管理和生產(chǎn)調(diào)試；SPI接口的E2PROM用于系統(tǒng)參數(shù)保存,；數(shù)字IO接口傳輸上位機(jī)的一些開關(guān)控制信息,，方便了控制狀態(tài)的改變也緩解了FPGA接口有限的問題。
FPGA承擔(dān)系統(tǒng)大部分的數(shù)字電路以及模擬轉(zhuǎn)換的工作,，使系統(tǒng)電路的設(shè)計(jì)集成化,，這種控制結(jié)構(gòu)增強(qiáng)了系統(tǒng)的穩(wěn)定性。FPGA所實(shí)現(xiàn)的功能包括：光電編碼器信號(hào)的處理,、上位機(jī)位置脈沖計(jì)數(shù),、模擬信號(hào)AD采集和處理、鍵盤的定時(shí)掃描,、顯示器的動(dòng)態(tài)刷新,、保護(hù)電路的快速鎖存。這些信號(hào)按不同的功能模塊由FPGA的不同進(jìn)程實(shí)現(xiàn)既提高了系統(tǒng)的實(shí)時(shí)性，又方便了軟件的編制和系統(tǒng)維護(hù),。這些信號(hào)經(jīng)過FPGA處理后,，保護(hù)信息根據(jù)級(jí)別的不同以外部中斷的方式通知DSP,其他信息則等待DSP讀取。
2.2 通信接口設(shè)計(jì)
DSP和FPGA的信息交互是任務(wù)分配和協(xié)作的基礎(chǔ),。交互的信息可以分為強(qiáng)實(shí)時(shí)和弱實(shí)時(shí)兩種級(jí)別。強(qiáng)實(shí)時(shí)信息主要是錯(cuò)誤處理信息,，要求一旦發(fā)生錯(cuò)誤馬上通知DSP,；其他DSP根據(jù)控制需要讀寫的信息是弱實(shí)時(shí)信息。根據(jù)信息的級(jí)別不同,，通信分為中斷和總線兩種模式,。中斷模式利用DSP的外部中斷功能和事件模塊的PDPINT中斷功能,當(dāng)高級(jí)別的錯(cuò)誤出現(xiàn)時(shí)，觸發(fā)PDPINT中斷關(guān)閉PWM信號(hào),，然后由DSP處理錯(cuò)誤狀態(tài),；低級(jí)別的錯(cuò)誤出現(xiàn)時(shí)，觸發(fā)DSP的外部中斷,，DSP響應(yīng)中斷后根據(jù)錯(cuò)誤種類進(jìn)行處理,。
總線模式利用數(shù)據(jù)、地址總線,，以及讀信號(hào)(RD),、寫信號(hào)(WR)和IO空間控制信號(hào)(IS)，根據(jù)DSP的IO空間控制時(shí)序設(shè)計(jì)[5],，其通信接口電路如圖2所示,。總線通信時(shí),，DSP把FPGA映射成通過IS信號(hào)擴(kuò)展的IO空間,，當(dāng)運(yùn)行IN和OUT兩條IO空間操作指令時(shí)，IS輸出低電平,，同時(shí)根據(jù)讀寫的狀態(tài),，RD、WR也輸出有效電平,，地址和數(shù)據(jù)總線輸出操作指令相關(guān)的地址,、數(shù)據(jù)信息。把DSP的IS,、RD,、WR以及16位數(shù)據(jù)總線、低8位地址總線和FPGA直連,，根據(jù)DSP對(duì)IO空間的操作時(shí)序編寫FPGA的通信進(jìn)程如圖3所示,。
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系統(tǒng)選擇10MHz的有源晶振作為時(shí)鐘信號(hào)，DSP工作在20MHz條件下時(shí)IS的寬度為50ns，即一個(gè)時(shí)鐘寬度,，這樣的寬度不能保證DSP和FPGA信號(hào)的傳輸,，解決的辦法是設(shè)置WSGR寄存器擴(kuò)寬IS的寬度?？偩€接口的另一個(gè)問題是,，為了提高總線訪問速度，RD,、WE和IS要連接到FPGA的專用輸入引腳而不是通用IO口上,，這是FPGA的內(nèi)部結(jié)構(gòu)決定的。圖4是在系統(tǒng)的工作狀態(tài)下用邏輯分析儀觀測的總線時(shí)序,，在增加了IS信號(hào)的寬度后,，總線通信穩(wěn)定。
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2.3 通信協(xié)議設(shè)計(jì)
根據(jù)傳輸?shù)臄?shù)據(jù)種類,，制定雙內(nèi)核之間的通信協(xié)議如表1所示,。編碼器數(shù)據(jù)、位置脈沖數(shù)據(jù),、速度,、轉(zhuǎn)矩和電流的模擬轉(zhuǎn)換數(shù)據(jù)都是以16位數(shù)據(jù)的方式供DSP讀取，其中FPGA在采集模擬數(shù)據(jù)后,，經(jīng)過濾波處理再把數(shù)據(jù)存入緩沖區(qū),。數(shù)碼管段碼和FPGA的初始化信息由DSP寫入FPGA的數(shù)據(jù)緩沖區(qū)。在DSP需要確定錯(cuò)誤類型,、掃描鍵值,、根據(jù)編碼器信號(hào)初始化電機(jī)磁極位置時(shí)，保護(hù)種類,、編碼器,、按鍵信號(hào)以位標(biāo)志的形式供DSP讀取。
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3 實(shí)驗(yàn)驗(yàn)證
為了分析系統(tǒng)雙核控制結(jié)構(gòu)的運(yùn)行結(jié)果,，在永磁同步電機(jī)的運(yùn)行狀態(tài)下,，把要采集的數(shù)據(jù)存儲(chǔ)在DSP外擴(kuò)的8KB數(shù)據(jù)存儲(chǔ)區(qū)，然后由仿真器導(dǎo)出處理,。永磁同步電機(jī)的參數(shù)：額定功率1.5kW,，額定轉(zhuǎn)速2 500r/min，定子電阻1.5Ω,，d軸和q軸電感10mH,，永磁磁通0.175Wb，光電編碼器的規(guī)格是10 000p/r,。在空載的狀態(tài)下,，永磁同步電機(jī)1 000r/min啟動(dòng)時(shí)采集A相電流數(shù)據(jù),，繪制的波形如圖5所示。FPGA模擬數(shù)據(jù)的處理反饋了真實(shí)的電流信號(hào),，電機(jī)啟動(dòng)狀態(tài)相電流表現(xiàn)為比較好的正弦波形,，系統(tǒng)運(yùn)行穩(wěn)定。
在位置控制模式下,，給定位置信號(hào)為400kHz的脈沖信號(hào),，采集通信傳輸?shù)奈恢妹}沖數(shù)據(jù)、光電編碼器反饋數(shù)據(jù)和DSP計(jì)算的速度數(shù)據(jù),，結(jié)果如圖6所示,。系統(tǒng)運(yùn)行時(shí)位置跟隨的偏差穩(wěn)定為6 667個(gè)脈沖左右，速度穩(wěn)定值為2 400r/min,，達(dá)到穩(wěn)定值的時(shí)間為70ms,。系統(tǒng)位置運(yùn)行狀態(tài)正常,，滿足了伺服控制的要求,。
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本文設(shè)計(jì)的永磁同步電機(jī)伺服系統(tǒng)的雙內(nèi)核控制結(jié)構(gòu)，能夠充分利用DSP和FPGA芯片的內(nèi)部資源,，任務(wù)分配合理,，方便了系統(tǒng)控制算法和外圍電路的實(shí)現(xiàn)。利用DSP的IO數(shù)據(jù)空間設(shè)計(jì)的總線通信模式以及分級(jí)別中斷的錯(cuò)誤信息反饋方法穩(wěn)定可靠,，F(xiàn)PGA對(duì)信號(hào)的處理使控制算法的實(shí)現(xiàn)變得簡潔,。系統(tǒng)運(yùn)行的實(shí)驗(yàn)證明，這種雙核控制系統(tǒng)切實(shí)可行,，為全數(shù)字化永磁同步電機(jī)伺服系統(tǒng)提供了一種新的實(shí)現(xiàn)方法,。
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