隨著軟件無(wú)線電的發(fā)展,，對(duì)于濾波器" title="濾波器">濾波器的處理速度要求越來越高,。傳統(tǒng)的FIR濾波器一般采用通用DSP處理器，但是DSP處理器采用的是串行運(yùn)算,，而FPGA" title="FPGA">FPGA是現(xiàn)場(chǎng)可編程陣列,，可以實(shí)現(xiàn)專用集成電路，另外還可以采用純并行結(jié)構(gòu)及考慮流水線結(jié)構(gòu),，因此在處理速度上可以明顯高于DSP處理器,。本文采用并行分布式算法在FPGA上設(shè)計(jì)并實(shí)現(xiàn)了高速處理的32階FIR低通濾波器，在此過程中利用Matlab的數(shù)值計(jì)算與分析功能來提高設(shè)計(jì)效率,。
在數(shù)字信號(hào)處理中,，數(shù)字濾波器的應(yīng)用是極其廣泛和重要的單元。與模擬濾波器相比,，數(shù)字濾波器可以克服模擬濾波器所無(wú)法克服的電壓漂移,，溫度漂移以及噪聲等問題。數(shù)字濾波器根據(jù)沖擊響應(yīng)函數(shù)的特性,，可以分為IIR濾波器和FIR濾波器兩種,。由于FIR濾波器只有零點(diǎn)、系統(tǒng)穩(wěn)定等諸多優(yōu)點(diǎn),。
1 FlR低通濾波器的窗函數(shù)實(shí)現(xiàn)
理想的濾波器頻率響應(yīng)中傅里葉反變換ha（n）一定是無(wú)限長(zhǎng)的序列,，而且是非因果的，而實(shí)際要設(shè)計(jì)的濾波器h（n）是有限長(zhǎng)的,，因此要用有限長(zhǎng)來逼近無(wú)限長(zhǎng)的,，其方法就是用一個(gè)有限長(zhǎng)度的窗口函數(shù)序列ω（n）來截取，即：
常見的窗函數(shù)有矩形窗,、巴特利特窗,、漢寧窗、哈明窗,、布萊克曼窗,、凱澤窗。其中,，凱澤窗提供了可變的過渡帶寬,。本文采用凱澤窗對(duì)FIR濾波器進(jìn)行設(shè)計(jì)，其窗函數(shù)表達(dá)式為：
I0［·］為第一類變形零階貝賽爾函數(shù),，形狀參數(shù)β為依賴于濾波器階數(shù)M的參數(shù),，用來調(diào)整主瓣寬度與旁瓣衰減，選擇M可產(chǎn)生各種過渡帶寬和接近最優(yōu)的阻帶衰減,。給定通帶截止頻率ωp,，阻帶起始頻率ωs,，阻帶衰減As，凱澤窗設(shè)計(jì)中有經(jīng)典公式可供使用,，如下：
過渡帶寬：
濾波器階數(shù)：
形狀參數(shù)：
假設(shè)低通數(shù)字濾波器設(shè)計(jì)指標(biāo)如下：
采用上面介紹的凱澤窗,，利用Matlab編程計(jì)算得到32階FIR低通濾波器參數(shù)如下：
32階FIR低通濾波器幅頻特性圖如圖1所示。
上述求得的系數(shù)是浮點(diǎn)型的,，而在FPGA設(shè)計(jì)中使用的數(shù)據(jù)是定點(diǎn)型的,，所以在設(shè)計(jì)濾波器之前要將系數(shù)轉(zhuǎn)化為定點(diǎn)型，即系數(shù)的量化,。為了兼顧精度和所占用的資源,，本文的系數(shù)用12位二進(jìn)制來量化，得到的整數(shù)系數(shù)結(jié)果如下：
2 并行分布式算法原理及FPGA設(shè)計(jì)
32階FIR濾波器的差分方程表達(dá)式為：
式中：x（n）為輸入,；y（n）為輸出,；h（n）為濾波器系數(shù)。
設(shè)x（n）用二進(jìn)制可表示為：
其中,，最高位為符號(hào)位,。則式（7）可寫為：
式（10）為并行分布式算法，由上可以看出并行分布式算法是將濾波器表達(dá)式重新排列,，分別加權(quán)求和,。與傳統(tǒng)算法最大的不同之處是在FPGA設(shè)計(jì)過程中以查找表代替乘法器，即根據(jù)輸入數(shù)據(jù)的不同,，將對(duì)應(yīng)的濾波器系數(shù)預(yù)先求和保存在ROM中，也就是將每一項(xiàng)的乘法求和通過并行結(jié)構(gòu)查表尋值完成,，提高運(yùn)行速度,。
具體FPGA實(shí)現(xiàn)時(shí)，首先將12位的輸人數(shù)據(jù)并行輸入到12列32位移位寄存器分別寄存,，然后以寄存器中的值為地址,，對(duì)應(yīng)于查找表的結(jié)果，按照式（10）,，每列進(jìn)行相應(yīng)二次冪加權(quán),，最后各列累加，在第32個(gè)數(shù)據(jù)完全輸入之后得到正確的濾波器輸出,?？梢詫?2位的查找表劃分為四個(gè)8位的查找表，從而降低對(duì)ROM的需求,。
在本設(shè)計(jì)中可采用多級(jí)流水線技術(shù),，也就是將在明顯制約系統(tǒng)速度的長(zhǎng)路徑上插入幾級(jí)寄存器，雖然流水線會(huì)影響器件資源的使用量,，但它降低了寄存器間的傳播時(shí)延,，允許維持高的系統(tǒng)時(shí)鐘速率,。
3 FPGA仿真與驗(yàn)證
FPGA（Field-Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列,，它是在PAL,、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物,。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的,，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn),。
FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念,，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分,。 現(xiàn)場(chǎng)可編程門陣列（FPGA）是可編程器件,。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比,，F(xiàn)PGA具有不同的結(jié)構(gòu),，F(xiàn)PGA利用小型查找表（16×1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端,，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O,，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊,。
由于直接將大量數(shù)據(jù)進(jìn)行硬件仿真驗(yàn)證很不方便,，因此利用Matlab產(chǎn)生一個(gè)采樣頻率為100 MHz，頻率分別為1 MHz與30 MHz的兩個(gè)正弦信號(hào)相加后,，作為輸入信號(hào),。vec文件，導(dǎo)入到QuartusⅡ中進(jìn)行仿真,，時(shí)序功能仿真結(jié)果如圖2所示,。
其中，clk為時(shí)鐘信號(hào),，x_in為濾波器輸入信號(hào),，y為濾波器輸出信號(hào)。圖2并不能很直觀地看出并行分布式算法產(chǎn)生的濾波效果,，可以將QuartusⅡ中,。vwf文件轉(zhuǎn)化為。tbl文件,，在Matlab中按照一定形式編程可以得到時(shí)域及頻域波形圖,，如圖3，圖4所示,。
圖3,，圖4中,，軟件仿真是直接在Matlab中用輸入信號(hào)與濾波系數(shù)卷積得到的，在時(shí)域波形中軟件仿真輸出信號(hào)與理想信號(hào)相比有一定時(shí)間延遲,，而QuartusⅡ仿真與軟件仿真結(jié)果中幅度的差別是由于硬件輸入量化產(chǎn)生的,。
從時(shí)域或者頻域波形圖可以看出，頻率為30 MHz的信號(hào)被濾除掉,，只有頻率為1 MHz的信號(hào)通過濾波器,，達(dá)到了濾波的目的。
4 結(jié) 語(yǔ)
本設(shè)計(jì)選用Stratix系列芯片,，最大處理速度可以達(dá)到200 MHz以上,。本文沒有考慮線性相位" title="線性相位">線性相位的濾波器對(duì)稱性，在考慮線性相位的基礎(chǔ)之上結(jié)合一些其他算法可以降低器件數(shù)量和進(jìn)一步提高處理速度,。由于FPGA器件的可編程特性,，在本設(shè)計(jì)中可以修改濾波器參數(shù)，得到高速處理的高通或者帶通數(shù)字濾波器,，具有一定實(shí)用價(jià)值,。另外，本文利用QuartusⅡ與Matlab聯(lián)合仿真,，極大地提高了FPGA的設(shè)計(jì)效率,。