摘要：隨著目前新技術(shù),、新工藝的不斷出現(xiàn)，高速單片機(jī)的應(yīng)用越來越廣,，對硬件的可靠性問題便提出更高的要求,。本文將從硬件的可靠性角度描述高速單片機(jī)設(shè)計(jì)的關(guān)鍵點(diǎn)。

　　引 言

　　隨著單片機(jī)的頻率和集成度,、單位面積的功率及數(shù)字信號速度的不斷提高,，而信號的幅度卻不斷降低，原先設(shè)計(jì)好的,、使用很穩(wěn)定的單片機(jī)系統(tǒng),，現(xiàn)在可能出現(xiàn)莫名其妙的錯(cuò)誤,，分析原因，又找不出問題所在,。另外,，由于市場的需求，產(chǎn)品需要采用高速單片機(jī)來實(shí)現(xiàn),，設(shè)計(jì)人員如何快速掌握高速設(shè)計(jì)呢,？

　　硬件設(shè)計(jì)包括邏輯設(shè)計(jì)和可靠性的設(shè)計(jì)。邏輯設(shè)計(jì)實(shí)現(xiàn)功能,。硬件設(shè)計(jì)工程師可以直接通過驗(yàn)證功能是否實(shí)現(xiàn),，來判定是否滿足需求。這方面的資料相當(dāng)多,，這里就不敘述了,。硬件可靠性設(shè)計(jì)，主要表現(xiàn)在電氣,、熱等關(guān)鍵參數(shù)上,。我將這些歸納為特性阻抗、SI,、PI、EMC,、熱設(shè)計(jì)等5個(gè)部分,。

　　1 特性阻抗

　　近年來，在數(shù)字信號速度日漸增快的情況下,，在印制板的布線時(shí),，還應(yīng)考慮電磁波和有關(guān)方波傳播的問題。這樣,，原來簡單的導(dǎo)線,，逐漸轉(zhuǎn)變成高頻與高速類的復(fù)雜傳輸線了。

　　在高頻情況下,，印制板（PCB）上傳輸信號的銅導(dǎo)線可被視為由一連串等效電阻及一并聯(lián)電感所組合而成的傳導(dǎo)線路,，如圖1所示。只考慮雜散分布的串聯(lián)電感和并聯(lián)電容的效應(yīng),，會(huì)得到以下公式：

　　式中Z0即特性阻抗,，單位為Ω。

　　PCB的特性阻抗Z0與PCB設(shè)計(jì)中布局和走線方式密切相關(guān),。影響PCB走線特性阻抗的因素主要有：銅線的寬度和厚度,、介質(zhì)的介電常數(shù)和厚度、焊盤的厚度,、地線的路徑,、周邊的走線等,。

　　在PCB的特性阻抗設(shè)計(jì)中，微帶線結(jié)構(gòu)是最受歡迎的,，因而得到最廣泛的推廣與應(yīng)用,。最常使用的微帶線結(jié)構(gòu)有4種：表面微帶線（surface microstrip）、嵌入式微帶線（embedded microstrip）,、帶狀線（stripline）,、雙帶線（dual-stripline）。下面只說明表面微帶線結(jié)構(gòu),，其它幾種可參考相關(guān)資料,。表面微帶線模型結(jié)構(gòu)如圖2所示。

　　Z0的計(jì)算公式如下：

　　對于差分信號,，其特性阻抗Zdiff修正公式如下：

　　公式中：

　　——PCB基材的介電常數(shù),；

　　b——PCB傳輸導(dǎo)線線寬；

　　d1——PCB傳輸導(dǎo)線線厚,；

　　d2——PCB介質(zhì)層厚度,；

　　D——差分線對線邊沿之間的線距。

　　從公式中可以看出,，特性阻抗主要由,、b、d1,、d2決定,。通過控制以上4個(gè)參數(shù)，可以得到相應(yīng)的特性阻抗,。

　　2 信號完整性（SI）

　　SI是指信號在電路中以正確的時(shí)序和電壓作出響應(yīng)的能力,。如果電路中的信號能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)IC,，則該電路具有較好的信號完整性,。反之，當(dāng)信號不能正常響應(yīng)時(shí),，就出現(xiàn)了信號完整性問題,。從廣義上講，信號完整性問題主要表現(xiàn)為5個(gè)方面：延遲,、反射,、串?dāng)_、同步切換噪聲和電磁兼容性,。

　　延遲是指信號在PCB板的導(dǎo)線上以有限的速度傳輸,，信號從發(fā)送端發(fā)出到達(dá)接收端，其間存在一個(gè)傳輸延遲,。信號的延遲會(huì)對系統(tǒng)的時(shí)序產(chǎn)生影響,。在高速數(shù)字系統(tǒng)中,，傳輸延遲主要取決于導(dǎo)線的長度和導(dǎo)線周圍介質(zhì)的介電常數(shù)。

　　當(dāng)PCB板上導(dǎo)線（高速數(shù)字系統(tǒng)中稱為傳輸線）的特征阻抗與負(fù)載阻抗不匹配時(shí),，信號到達(dá)接收端后有一部分能量將沿著傳輸線反射回去,，使信號波形發(fā)生畸變，甚至出現(xiàn)信號的過沖和下沖,。如果信號在傳輸線上來回反射,，就會(huì)產(chǎn)生振鈴和環(huán)繞振蕩。

 　　由于PCB板上的任何兩個(gè)器件或?qū)Ь€之間都存在互容和互感,，因此,，當(dāng)一個(gè)器件或一根導(dǎo)線上的信號發(fā)生變化時(shí)，其變化會(huì)通過互容和互感影響其它器件或?qū)Ь€,，即串?dāng)_,。串?dāng)_的強(qiáng)度取決于器件及導(dǎo)線的幾何尺寸和相互距離。

　　信號質(zhì)量表現(xiàn)為幾個(gè)方面,。對于大家熟知的頻率,、周期、占空比,、過沖,、振鈴、上升時(shí)間,、下降時(shí)間等,，在此就不作詳細(xì)介紹了。下面主要介紹幾個(gè)重要概念,。

　　①高電平時(shí)間（high time）,，指在一個(gè)正脈沖中高于Vih_min部分的時(shí)間,。

　　②低電平時(shí)間（low time）,，指在一個(gè)負(fù)脈沖中低于Vil_max部分的時(shí)間,，如圖3所示。

　?、劢r(shí)間（setup time）,，指一個(gè)輸入信號（input signal）在參考信號（reference signal）到達(dá)指定的轉(zhuǎn)換前必須保持穩(wěn)定的最短時(shí)間。

　?、鼙３謺r(shí)間（hold time）,，是數(shù)據(jù)在參考引腳經(jīng)過指定的轉(zhuǎn)換后，必須穩(wěn)定的最短時(shí)間,，如圖4所示,。

　?、萁r(shí)間裕量（setup argin），指所設(shè)計(jì)系統(tǒng)的建立時(shí)間與接收端芯片所要求的最小建立時(shí)間的差值,。

　?、薇３謺r(shí)間裕量（hold argin），指所設(shè)計(jì)系統(tǒng)的保持時(shí)間與接收端芯片所要求的最小保持時(shí)間之間的差值,。

　?、邥r(shí)鐘偏移（clock skew），指不同的接收設(shè)備接收到同一時(shí)鐘驅(qū)動(dòng)輸出之間的時(shí)間差,。

　?、郥co（time clock to output，時(shí)鐘延遲）,，是一個(gè)定義包括一切設(shè)備延遲的參數(shù),，即Tco=內(nèi)部邏輯延遲 （internal logic delay） + 緩沖器延遲（buffer delay）。

　?、嶙畲蠼?jīng)歷時(shí)間（Tflightmax）,，即final switch delay，指在上升沿,，到達(dá)高閾值電壓的時(shí)間,，并保持高電平之上，減去驅(qū)動(dòng)所需的緩沖延遲,。

　?、庾钚〗?jīng)歷時(shí)間（Tflightmin），即first settle delay,，指在上升沿,，到達(dá)低閾值電壓的時(shí)間，減去驅(qū)動(dòng)所需的緩沖延遲,。

　　時(shí)鐘抖動(dòng)（clock jitter）,，是由每個(gè)時(shí)鐘周期之間不穩(wěn)定性抖動(dòng)而引起的。一般由于PLL在時(shí)鐘驅(qū)動(dòng)時(shí)的不穩(wěn)定性引起,，同時(shí),，時(shí)鐘抖動(dòng)引起了有效時(shí)鐘周期的減小。

　　串?dāng)_（crosstalk）,。鄰近的兩根信號線,，當(dāng)其中的一根信號線上的電流變化時(shí)（稱為aggressor，攻擊者）,，由于感應(yīng)電流的影響,，另外一根信號線上的電流也將引起變化（稱為victim，受害者）。

　　SI是個(gè)系統(tǒng)問題,，必須用系統(tǒng)觀點(diǎn)來看,。以下是將問題的分解。

　　◆ 傳輸線效應(yīng)分析：阻抗,、損耗,、回流……

　　◆ 反射分析：過沖、振鈴……

　　◆ 時(shí)序分析：延時(shí),、抖動(dòng),、SKEW……

　　◆ 串?dāng)_分析

　　◆ 噪聲分析：SSN、地彈,、電源下陷……

　　◆ PI設(shè)計(jì)：確定如何選擇電容,、電容如何放置、PCB合適疊層方式……

　　◆ PCB,、器件的寄生參數(shù)影響分析

　　◆ 端接技術(shù)等

　　3 電源完整性PI

　　PI的提出,，源于當(dāng)不考慮電源的影響下基于布線和器件模型而進(jìn)行SI分析時(shí)所帶來的巨大誤差，相關(guān)概念如下,。

　　◆ 電子噪聲,，指電子線路中某些元器件產(chǎn)生的隨機(jī)起伏的電信號。

　　◆ 地彈噪聲,。當(dāng)PCB板上的眾多數(shù)字信號同步進(jìn)行切換時(shí)（如CPU的數(shù)據(jù)總線,、地址總線等），由于電源線和地線上存在阻抗,，會(huì)產(chǎn)生同步切換噪聲,，在地線上還會(huì)出現(xiàn)地平面反彈噪聲（簡稱地彈）。SSN和地彈的強(qiáng)度也取決于集成電路的I/O特性,、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式,。負(fù)載電容的增大、負(fù)載電阻的減小,、地電感的增大,、同時(shí)開關(guān)器件數(shù)目的增加均會(huì)導(dǎo)致地彈的增大。

　　◆ 回流噪聲,。只有構(gòu)成回路才有電流的流動(dòng)，整個(gè)電路才能工作,。這樣,，每條信號線上的電流勢必要找一個(gè)路徑，以從末端回到源端,。一般會(huì)選擇與之相近的平面,。由于地電平面（包括電源和地）分割，例如地層被分割為數(shù)字地,、模擬地,、屏蔽地等,，當(dāng)數(shù)字信號走到模擬地線區(qū)域時(shí)，就會(huì)產(chǎn)生地平面回流噪聲,。

　　◆ 斷點(diǎn),，是信號線上阻抗突然改變的點(diǎn)。如用過孔（via）將信號輸送到板子的另一側(cè),，板間的垂直金屬部分是不可控阻抗,，這樣的部分越多，線上不可控阻抗的總量就越大,。這會(huì)增大反射,。還有，從水平方向變?yōu)榇怪狈较虻?0°的拐點(diǎn)是一個(gè)斷點(diǎn),，會(huì)產(chǎn)生反射,。如果這樣的過孔不能避免，那么盡量減少它的出現(xiàn),。

　　在一定程度上,，我們只能減弱因電源不完整帶來的系列不良結(jié)果，一般會(huì)從降低信號線的串繞,、加去耦電容,、盡量提供完整的接地層等措施著手。

　　4 EMC

　　EMC包括電磁干擾和電磁抗干擾兩個(gè)部分,。

　　一般數(shù)字電路EMS能力較強(qiáng),，但是EMI較大。電磁兼容技術(shù)的控制干擾,，在策略上采用了主動(dòng)預(yù)防,、整體規(guī)劃和“對抗”與“疏導(dǎo)”相結(jié)合的方針。

　　主要的EMC設(shè)計(jì)規(guī)則有：

　?、?20H規(guī)則,。PowerPlane（電源平面）板邊緣小于其與GroundPlane（地平面）間距的20倍。

　?、?接地面處理,。接地平面具有電磁學(xué)上映象平面（ImagePlane） 的作用。若信號線平行相鄰于接地面,，可產(chǎn)生映像電流抵消信號電流所造成的輻射場,。PCB上的信號線會(huì)與相鄰的接地平面形成微波工程中常見的Micro-strip Line（微帶線）或Strip Line（帶狀線）結(jié)構(gòu)，電磁場會(huì)集中在PCB的介質(zhì)層中,，減低電磁輻射,。

　　因?yàn)椋琒trip Line的EMI性能要比Micro-strip Line的性能好。所以,，一些輻射較大的走線,，如時(shí)鐘線等，最好走成Strip Line結(jié)構(gòu),。

　?、?混合信號PCB的分區(qū)設(shè)計(jì)。第一個(gè)原則是盡可能減小電流環(huán)路的面積,；第二個(gè)原則是系統(tǒng)只采用一個(gè)參考面,。相反，如果系統(tǒng)存在兩個(gè)參考面,，就可能形成一個(gè)偶極天線,；而如果信號不能通過盡可能小的環(huán)路返回，就可能形成一個(gè)大的環(huán)狀天線,。對于實(shí)在必須跨區(qū)的情況,，需要通過，在兩區(qū)之間加連接高頻電容等技術(shù),。

　?、?通過PCB分層堆疊設(shè)計(jì)控制EMI輻射。PCB分層堆疊在控制EMI輻射中的作用和設(shè)計(jì)技巧,，通過合適的疊層也可以降低EMI,。

　　從信號走線來看，好的分層策略應(yīng)該是把所有的信號走線放在一層或若干層,，這些層緊挨著電源層或接地層,。對于電源，好的分層策略應(yīng)該是電源層與接地層相鄰,，且電源層與接地層的距離盡可能小,，這就是我們所講的“分層＂策略。

　?、?降低EMI的機(jī)箱設(shè)計(jì),。實(shí)際的機(jī)箱屏蔽體由于制造、裝配,、維修,、散熱及觀察要求，其上一般都開有形狀各異,、尺寸不同的孔縫,，必須采取措施來抑制孔縫的電磁泄漏。一般來說,，孔縫泄漏量的大小主要取決于孔的面積、孔截面上的最大線性尺寸、頻率及孔的深度,。

　?、?其它技術(shù)。在IC的電源引腳附近合理地安置適當(dāng)容量的電容,，可使IC輸出電壓的跳變來得更快,。然而，問題并非到此為止,。由于電容呈有限頻率響應(yīng)的特性,，這使得電容無法在全頻帶上生成干凈地驅(qū)動(dòng)IC輸出所需要的諧波功率。除此之外,，電源匯流排上形成的瞬態(tài)電壓在去耦路徑的電感兩端會(huì)形成電壓降,，這些瞬態(tài)電壓就是主要的共模EMI干擾源。為了控制共模EMI,，電源層要有助於去耦和具有足夠低的電感,，這個(gè)電源層必須是一個(gè)設(shè)計(jì)相當(dāng)好的電源層的配對。問題的答案取決于電源的分層,、層間的材料以及工作頻率（即IC上升時(shí)間的函數(shù)）,。通常，電源分層的間距是0.5mm（6mil）,，夾層是FR4材料,，則每平方英寸電源層的等效電容約為75pF。顯然,，層間距越小電容越大,。

　　5 熱設(shè)計(jì)

　　電子元件密度比以前高了很多，同時(shí)功率密度也相應(yīng)有了增加,。由于電子元器件的性能會(huì)隨溫度發(fā)生變化,，溫度越高其電氣性能會(huì)越低。

　?。?）數(shù)字電路散熱原理

　　半導(dǎo)體器件產(chǎn)生的熱量來源于芯片的功耗,，熱量的累積必定導(dǎo)致半導(dǎo)體結(jié)點(diǎn)溫度的升高。隨著結(jié)點(diǎn)溫度的提高,，半導(dǎo)體器件性能將會(huì)下降,，因此芯片廠家都規(guī)定了半導(dǎo)體器件的結(jié)點(diǎn)溫度。在高速電路中,，芯片的功耗較大,，在正常條件下的散熱不能保證芯片的結(jié)點(diǎn)溫度不超過允許工作溫度，因此需要考慮芯片的散熱問題,。

　　在通常條件下,，熱量的傳遞通過傳導(dǎo),、對流、輻射3種方式進(jìn)行,。

　　散熱時(shí)需要考慮3種傳熱方式,。例如使用導(dǎo)熱率好的材料，如銅,、鋁及其合金做導(dǎo)熱材料,，通過增加風(fēng)扇來加強(qiáng)對流，通過材料處理來增強(qiáng)輻射能力等,。

　　簡單熱量傳遞模型： 熱量分析中引入一個(gè)熱阻參數(shù),，類似于電路中的電阻。如果電路中的電阻計(jì)算公式為R=ΔE/I,，則對應(yīng)的熱阻對應(yīng)公式為R=Δt/P（P表示功耗,，單位W；Δt表示溫差,，單位℃）,。熱阻的單位為℃/W，表示功率增加1W時(shí)所引起的溫升,?？紤]集成芯片的熱量傳遞，可以使用圖5描述的溫度計(jì)算模型,。

　　由上所述,，可推導(dǎo)出

　　Tc＝Tj－P× RJC

　　也就是說，當(dāng)Tc實(shí)測值小于根據(jù)數(shù)據(jù)手冊所提供數(shù)據(jù)計(jì)算出的最大值時(shí),，芯片可正常工作,。

　　（2）散熱處理

　　為了保證芯片能夠正常工作,，必須使Tj不超過芯片廠家提供的允許溫度,。根據(jù)Tj=Ta+P×R可知，如果環(huán)境溫度降低,，或者功耗減少,、熱阻降低等都能夠使Tj降低。實(shí)際使用中,，對環(huán)境溫度的要求可能比較苛刻,，功耗降低只能依靠芯片廠家技術(shù)，所以為了保證芯片的正常工作,，設(shè)計(jì)人員只能在降低熱阻方面考慮,。

　　如圖5所示，可變的熱阻由芯片外殼與散熱器間的熱阻（接觸熱阻）,、散熱器到環(huán)境的熱阻組成,。這就要求設(shè)計(jì)人員減少接觸熱阻,，比如選用接觸熱阻小的導(dǎo)熱膠，考慮大的接觸面積等,。散熱器方面還要選擇熱傳導(dǎo)率高的散熱器材,，考慮使用風(fēng)冷、水冷等對流散熱措施,，增強(qiáng)輻射能力，擴(kuò)展散熱面積等措施,。

　　結(jié) 語

　　以上提到的高速單片機(jī)設(shè)計(jì)思想和方法,，目前已經(jīng)在國外的公司得到實(shí)踐和發(fā)展，但是國內(nèi)這方面的研究和實(shí)踐還很少,。該設(shè)計(jì)思想在我們公司實(shí)踐,、摸索，提高了產(chǎn)品可靠性,。在這里推薦給各位同行,，期望共同探討。