在現(xiàn)代電子測量、通信系統(tǒng),、雷達等領域,，經(jīng)常涉及對高頻模擬信號進行數(shù)據(jù)采集和存儲，以便進一步進行數(shù)據(jù)處理,。根據(jù)奈奎斯特采樣定理,，對高速模擬信號進行不失真采集，采樣頻率必須為信號最高頻率分量的兩倍以上,，當信號頻率較高時,，對器件速度的要求很高。高速模數(shù)轉(zhuǎn)換器的關鍵技術被國外所掌握,，市場售價相當昂貴,。當采集的模擬信號是周期性信號時，利用信號的周期性,，采用等效時間采樣原理就可以用較低速的ADC實現(xiàn)高速的數(shù)據(jù)采集,從而減小系統(tǒng)的實現(xiàn)難度,，簡化周期性寬帶模擬信號的高速數(shù)據(jù)采集問題[1]。等效采樣是一種欠采樣技術,，它利用信號的周期性,，以增加采集時間為代價，降低對高速采樣電路的壓力,，通過重組恢復原始信號,，可以實現(xiàn)周期信號或者重復信號的數(shù)字化。

1 等效采樣的原理
    根據(jù)奈奎斯特定律,，采樣頻率在信號最高頻率分量的兩倍以上就可恢復原波形,。而如果使用等效采樣，在信號的每個周期或相隔幾個周期取一個樣,而每個取樣點分別取自每個輸入信號波形不同的位置上,若干個取樣點成為一個周期, 可以組成類似于原信號的一個周期的波形[2],。相對于實時采樣,，等效采樣技術在采樣重復信號時可以實現(xiàn)很高的數(shù)字化轉(zhuǎn)換速率。
    等效時間采樣的基本原理是利用取樣技術把高頻的,、快速的重復信號轉(zhuǎn)換成低頻的,、慢速的信號,。等效采樣分為兩種方式：隨機采樣和順序采樣。隨機采樣,，是從若干連續(xù)的信號周期中采集到多組采樣點來構成波形,，每一組新的觸發(fā)點都是由一個新的觸發(fā)事件來啟動采集的,，一個觸發(fā)事件到來以后,，就采集信號波形的一部分，經(jīng)過若干周期以后存儲器內(nèi)存貯了足夠的采樣點,，就可以在屏幕上重建一個完整的波形[3],。順序等效采樣在每個觸發(fā)捕獲一個樣值，而不依賴于時間/格的設置和掃描速度,，每發(fā)現(xiàn)一個觸發(fā)經(jīng)過一個雖然很短卻明確的延遲,， 就獲得采樣值。當發(fā)生下一次觸發(fā)時, 延遲增加一段小的增量Δt,。這個增量就是等效采樣的周期,。該過程重復多次延時不斷增加到前一個捕獲量中, 直到時間窗口填滿[2]。如圖1所示[4],。

2 設計思路
    在高速等效采樣中,，普遍存在難以確定觸發(fā)點的問題。本系統(tǒng)采用Cyclone III的可重配置PLL產(chǎn)生與被測信號周期相差1 ns的時鐘作為ADC的采樣時鐘對信號進行等效采樣,，有效地解決高速等效采樣中觸發(fā)點位置難以確定的難點,。系統(tǒng)的工作流程圖如圖2所示。系統(tǒng)初始化后,，首先計算輸入信號的周期,，根據(jù)差頻公式(f=1/t=1/(k×T+Δt),其中f為采樣頻率，k為常數(shù),，T為信號周期,，Δt為等效采樣周期1 ns）計算出系統(tǒng)的采樣頻率，然后利用窮舉法找出PLL輸出的時鐘最接近這個采樣頻率的相關參數(shù)值,。把參數(shù)值賦給ALTPLL_RECONFIG模塊,，PLL經(jīng)過重配置后輸出的時鐘即為ADC采樣時鐘。ADC采樣輸出的數(shù)據(jù)保存到片內(nèi)RAM中,，最后通過串口輸出到計算機顯示,。

    系統(tǒng)框圖如圖3所示。外圍電路主要有分頻器和ADC,。分頻器的主要作用是把輸入的模擬信號變成脈沖信號,，同時把高頻信號分頻為較低頻的信號，便于計算被測信號的周期(相對于輸入信號),，ADC則負責采樣,。其他部分功能由FPGA實現(xiàn),。采用NIOS II處理核和Avalon總線控制系統(tǒng)搭配各個模塊,這與使用MCU方案相比，系統(tǒng)更加小型化,，集成度更高,，運行速度更快，同時還減少了物理連接,。這樣不僅降低了功耗,，還增強了系統(tǒng)的穩(wěn)定性。

3 系統(tǒng)設計
    本系統(tǒng)主要功能模塊包括頻率計算模塊,、采樣頻率生成模塊,、數(shù)據(jù)存儲模塊和串口通信模塊等。
3.1 頻率計算模塊
    首先把被測信號通過分頻器進行分頻,，通過對分頻后脈沖信號計數(shù)可得信號周期T,。根據(jù)自定義的差頻公式f=1/t=1/(k×T+Δt)(t為實時采樣周期，k為可變整數(shù),，T為信號周期,，Δt為等效采樣周期)，可計算出實時采樣頻率,。
3.2 采樣頻率生成模塊
    利用ALTPLL_RECONFIG宏功能和ALTPLL宏功能產(chǎn)生采樣頻率,，此頻率可根據(jù)被測信號實時改變。根據(jù)前面計算出的實時采樣周期,，使用窮舉法得到PLL的M,、N和G1、G2參數(shù)的最佳值,。根據(jù)這些參數(shù)重新配置PLL,，PLL生成的采樣頻率即可滿足要求。重配置PLL的仿真圖如圖4所示,。當write_param有效時,，改變其中一個寄存器的值，修改寄存器值其間,，busy為高電平,，此時write_param無效。當busy為低電平時,，可以繼續(xù)修改下一個寄存器的值,。當需要改變的寄存器修改完以后，使reconfig為高電平,，ALTPLL_RECONFIG模塊開始對PLL進行重配置,，以產(chǎn)生采樣所需要的時鐘。重配置完成后過一段時間,，PLL重新鎖定,，輸出采樣時鐘c0,。

3.3 數(shù)據(jù)存儲模塊
    由于采樣的頻率較高，ADC輸出的數(shù)據(jù)率很高,，由于受AVALON總線速度的限制,，采用直接把采樣數(shù)據(jù)寫入片內(nèi)RAM的方式?？紤]到被測信號是周期信號,，所以只需要一個周期的采樣數(shù)據(jù)，采樣數(shù)據(jù)比較少,，片內(nèi)RAM已足夠,。
3.4 串口通信模塊
    存入片內(nèi)的采樣數(shù)據(jù)可以通過串口發(fā)送到計算機，由計算機顯示采樣數(shù)據(jù)得到的波形,。
4 實驗結果及誤差分析
    完成設計以后，對系統(tǒng)進行了測試,。當被測信號為頻率100 MHz,、峰值為4 V的鋸齒波信號時，計算機上通過采樣數(shù)據(jù)得到的波形如圖5(a)所示,，系統(tǒng)工作正常,。圖5(b)是當被測信號為頻率50 MHz、峰值為5 V的正弦波時,，根據(jù)采集數(shù)據(jù)得到的波形,。
    本系統(tǒng)采用高頻PLL對輸入信號周期進行測量，當輸入頻率為100 MHz時,測量所得信號周期為10.016 ns,。測量周期誤差為0.16%,。此時采樣頻率應為90.777 05 MHz，PLL實際輸出的頻率為90.777 00 MHz,，PLL輸出頻率誤差為0.000 1%可忽略不計,。等效采樣頻率為984.3 MHz，總誤差為1.57%,。當輸入頻率為50 MHz時,，測量所得信號周期為19.984 ns,誤差為0.08%。此時采樣頻率應為47.655 36 MHz,，PLL實際輸出的頻率為47.655 00 MHz,PLL輸出頻率誤差為0.000 7%可忽略不計,。等效采樣頻率為1 016.1 MHz，誤差為1.61%,。兩次測量所得誤差都較小,，可以接受。
    本文采用Cyclone III器件內(nèi)置的可重配置PLL輸出采樣時鐘,，很好地解決了等效采樣中順序采樣的控制延時的難點,?；贔PGA以及SoPC的設計方式使得系統(tǒng)結構明晰，處理性能得到提升,便于升級,。在調(diào)試的過程中,，系統(tǒng)一直穩(wěn)定工作，只要加上一個顯示器,，就可以當作示波器使用,，非常方便采集高頻周期信號。
參考文獻
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