在現(xiàn)代電子測(cè)量,、通信系統(tǒng),、雷達(dá)等領(lǐng)域，經(jīng)常涉及對(duì)高頻模擬信號(hào)進(jìn)行數(shù)據(jù)采集和存儲(chǔ),，以便進(jìn)一步進(jìn)行數(shù)據(jù)處理,。根據(jù)奈奎斯特采樣定理，對(duì)高速模擬信號(hào)進(jìn)行不失真采集,，采樣頻率必須為信號(hào)最高頻率分量的兩倍以上,，當(dāng)信號(hào)頻率較高時(shí),，對(duì)器件速度的要求很高。高速模數(shù)轉(zhuǎn)換器的關(guān)鍵技術(shù)被國(guó)外所掌握,，市場(chǎng)售價(jià)相當(dāng)昂貴,。當(dāng)采集的模擬信號(hào)是周期性信號(hào)時(shí)，利用信號(hào)的周期性,，采用等效時(shí)間采樣原理就可以用較低速的ADC實(shí)現(xiàn)高速的數(shù)據(jù)采集,從而減小系統(tǒng)的實(shí)現(xiàn)難度,，簡(jiǎn)化周期性寬帶模擬信號(hào)的高速數(shù)據(jù)采集問(wèn)題[1]。等效采樣是一種欠采樣技術(shù),，它利用信號(hào)的周期性,，以增加采集時(shí)間為代價(jià)，降低對(duì)高速采樣電路的壓力,，通過(guò)重組恢復(fù)原始信號(hào),，可以實(shí)現(xiàn)周期信號(hào)或者重復(fù)信號(hào)的數(shù)字化。

1 等效采樣的原理
    根據(jù)奈奎斯特定律,，采樣頻率在信號(hào)最高頻率分量的兩倍以上就可恢復(fù)原波形,。而如果使用等效采樣，在信號(hào)的每個(gè)周期或相隔幾個(gè)周期取一個(gè)樣,而每個(gè)取樣點(diǎn)分別取自每個(gè)輸入信號(hào)波形不同的位置上,若干個(gè)取樣點(diǎn)成為一個(gè)周期, 可以組成類似于原信號(hào)的一個(gè)周期的波形[2],。相對(duì)于實(shí)時(shí)采樣，等效采樣技術(shù)在采樣重復(fù)信號(hào)時(shí)可以實(shí)現(xiàn)很高的數(shù)字化轉(zhuǎn)換速率,。
    等效時(shí)間采樣的基本原理是利用取樣技術(shù)把高頻的,、快速的重復(fù)信號(hào)轉(zhuǎn)換成低頻的、慢速的信號(hào),。等效采樣分為兩種方式：隨機(jī)采樣和順序采樣,。隨機(jī)采樣，是從若干連續(xù)的信號(hào)周期中采集到多組采樣點(diǎn)來(lái)構(gòu)成波形,，每一組新的觸發(fā)點(diǎn)都是由一個(gè)新的觸發(fā)事件來(lái)啟動(dòng)采集的,，一個(gè)觸發(fā)事件到來(lái)以后，就采集信號(hào)波形的一部分,，經(jīng)過(guò)若干周期以后存儲(chǔ)器內(nèi)存貯了足夠的采樣點(diǎn),，就可以在屏幕上重建一個(gè)完整的波形[3]。順序等效采樣在每個(gè)觸發(fā)捕獲一個(gè)樣值,，而不依賴于時(shí)間/格的設(shè)置和掃描速度,，每發(fā)現(xiàn)一個(gè)觸發(fā)經(jīng)過(guò)一個(gè)雖然很短卻明確的延遲， 就獲得采樣值,。當(dāng)發(fā)生下一次觸發(fā)時(shí), 延遲增加一段小的增量Δt,。這個(gè)增量就是等效采樣的周期。該過(guò)程重復(fù)多次延時(shí)不斷增加到前一個(gè)捕獲量中, 直到時(shí)間窗口填滿[2],。如圖1所示[4],。

2 設(shè)計(jì)思路
    在高速等效采樣中,，普遍存在難以確定觸發(fā)點(diǎn)的問(wèn)題。本系統(tǒng)采用Cyclone III的可重配置PLL產(chǎn)生與被測(cè)信號(hào)周期相差1 ns的時(shí)鐘作為ADC的采樣時(shí)鐘對(duì)信號(hào)進(jìn)行等效采樣,，有效地解決高速等效采樣中觸發(fā)點(diǎn)位置難以確定的難點(diǎn),。系統(tǒng)的工作流程圖如圖2所示。系統(tǒng)初始化后,，首先計(jì)算輸入信號(hào)的周期,，根據(jù)差頻公式(f=1/t=1/(k×T+Δt),其中f為采樣頻率，k為常數(shù),，T為信號(hào)周期,，Δt為等效采樣周期1 ns）計(jì)算出系統(tǒng)的采樣頻率，然后利用窮舉法找出PLL輸出的時(shí)鐘最接近這個(gè)采樣頻率的相關(guān)參數(shù)值,。把參數(shù)值賦給ALTPLL_RECONFIG模塊,，PLL經(jīng)過(guò)重配置后輸出的時(shí)鐘即為ADC采樣時(shí)鐘。ADC采樣輸出的數(shù)據(jù)保存到片內(nèi)RAM中,，最后通過(guò)串口輸出到計(jì)算機(jī)顯示,。

    系統(tǒng)框圖如圖3所示。外圍電路主要有分頻器和ADC,。分頻器的主要作用是把輸入的模擬信號(hào)變成脈沖信號(hào),，同時(shí)把高頻信號(hào)分頻為較低頻的信號(hào)，便于計(jì)算被測(cè)信號(hào)的周期(相對(duì)于輸入信號(hào)),，ADC則負(fù)責(zé)采樣,。其他部分功能由FPGA實(shí)現(xiàn)。采用NIOS II處理核和Avalon總線控制系統(tǒng)搭配各個(gè)模塊,這與使用MCU方案相比,，系統(tǒng)更加小型化,，集成度更高，運(yùn)行速度更快,，同時(shí)還減少了物理連接,。這樣不僅降低了功耗，還增強(qiáng)了系統(tǒng)的穩(wěn)定性,。

3 系統(tǒng)設(shè)計(jì)
    本系統(tǒng)主要功能模塊包括頻率計(jì)算模塊,、采樣頻率生成模塊、數(shù)據(jù)存儲(chǔ)模塊和串口通信模塊等,。
3.1 頻率計(jì)算模塊
    首先把被測(cè)信號(hào)通過(guò)分頻器進(jìn)行分頻,，通過(guò)對(duì)分頻后脈沖信號(hào)計(jì)數(shù)可得信號(hào)周期T。根據(jù)自定義的差頻公式f=1/t=1/(k×T+Δt)(t為實(shí)時(shí)采樣周期,，k為可變整數(shù),，T為信號(hào)周期，Δt為等效采樣周期),，可計(jì)算出實(shí)時(shí)采樣頻率,。
3.2 采樣頻率生成模塊
    利用ALTPLL_RECONFIG宏功能和ALTPLL宏功能產(chǎn)生采樣頻率,，此頻率可根據(jù)被測(cè)信號(hào)實(shí)時(shí)改變。根據(jù)前面計(jì)算出的實(shí)時(shí)采樣周期,，使用窮舉法得到PLL的M,、N和G1、G2參數(shù)的最佳值,。根據(jù)這些參數(shù)重新配置PLL,，PLL生成的采樣頻率即可滿足要求。重配置PLL的仿真圖如圖4所示,。當(dāng)write_param有效時(shí),，改變其中一個(gè)寄存器的值，修改寄存器值其間,，busy為高電平,，此時(shí)write_param無(wú)效。當(dāng)busy為低電平時(shí),，可以繼續(xù)修改下一個(gè)寄存器的值,。當(dāng)需要改變的寄存器修改完以后，使reconfig為高電平,，ALTPLL_RECONFIG模塊開(kāi)始對(duì)PLL進(jìn)行重配置,，以產(chǎn)生采樣所需要的時(shí)鐘。重配置完成后過(guò)一段時(shí)間,，PLL重新鎖定,，輸出采樣時(shí)鐘c0。

3.3 數(shù)據(jù)存儲(chǔ)模塊
    由于采樣的頻率較高,，ADC輸出的數(shù)據(jù)率很高,，由于受AVALON總線速度的限制,，采用直接把采樣數(shù)據(jù)寫入片內(nèi)RAM的方式,。考慮到被測(cè)信號(hào)是周期信號(hào),，所以只需要一個(gè)周期的采樣數(shù)據(jù),，采樣數(shù)據(jù)比較少，片內(nèi)RAM已足夠,。
3.4 串口通信模塊
    存入片內(nèi)的采樣數(shù)據(jù)可以通過(guò)串口發(fā)送到計(jì)算機(jī),，由計(jì)算機(jī)顯示采樣數(shù)據(jù)得到的波形。
4 實(shí)驗(yàn)結(jié)果及誤差分析
    完成設(shè)計(jì)以后,，對(duì)系統(tǒng)進(jìn)行了測(cè)試,。當(dāng)被測(cè)信號(hào)為頻率100 MHz、峰值為4 V的鋸齒波信號(hào)時(shí),，計(jì)算機(jī)上通過(guò)采樣數(shù)據(jù)得到的波形如圖5(a)所示,，系統(tǒng)工作正常,。圖5(b)是當(dāng)被測(cè)信號(hào)為頻率50 MHz、峰值為5 V的正弦波時(shí),，根據(jù)采集數(shù)據(jù)得到的波形,。
    本系統(tǒng)采用高頻PLL對(duì)輸入信號(hào)周期進(jìn)行測(cè)量，當(dāng)輸入頻率為100 MHz時(shí),測(cè)量所得信號(hào)周期為10.016 ns,。測(cè)量周期誤差為0.16%,。此時(shí)采樣頻率應(yīng)為90.777 05 MHz，PLL實(shí)際輸出的頻率為90.777 00 MHz,，PLL輸出頻率誤差為0.000 1%可忽略不計(jì),。等效采樣頻率為984.3 MHz，總誤差為1.57%,。當(dāng)輸入頻率為50 MHz時(shí),，測(cè)量所得信號(hào)周期為19.984 ns,誤差為0.08%。此時(shí)采樣頻率應(yīng)為47.655 36 MHz,，PLL實(shí)際輸出的頻率為47.655 00 MHz,PLL輸出頻率誤差為0.000 7%可忽略不計(jì),。等效采樣頻率為1 016.1 MHz，誤差為1.61%,。兩次測(cè)量所得誤差都較小,，可以接受。
    本文采用Cyclone III器件內(nèi)置的可重配置PLL輸出采樣時(shí)鐘,，很好地解決了等效采樣中順序采樣的控制延時(shí)的難點(diǎn),。基于FPGA以及SoPC的設(shè)計(jì)方式使得系統(tǒng)結(jié)構(gòu)明晰,，處理性能得到提升,便于升級(jí),。在調(diào)試的過(guò)程中，系統(tǒng)一直穩(wěn)定工作,，只要加上一個(gè)顯示器,，就可以當(dāng)作示波器使用，非常方便采集高頻周期信號(hào),。
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