全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司,，近日公布了一個突破性的解決方案，為設(shè)計(jì)與實(shí)現(xiàn)工程師帶來出色的可見性與芯片性能,、面積,、功耗、成本和上市時(shí)間等方面的可預(yù)測性,，跨越所有的設(shè)計(jì)活動,，包括系統(tǒng)級設(shè)計(jì)與IP選擇到最終實(shí)現(xiàn)和簽收。這種半導(dǎo)體設(shè)計(jì)的獨(dú)特而自動化的方法已經(jīng)通過集成Cadence InCyte Chip Estimator 和 Cadence Encounter Digital Implementation (EDI) System技術(shù)得以實(shí)現(xiàn),。這些技術(shù)的結(jié)合提高了從設(shè)計(jì)規(guī)格到最終實(shí)現(xiàn)的關(guān)鍵指標(biāo)的可預(yù)測性,，同時(shí)降低了整個IC項(xiàng)目的風(fēng)險(xiǎn)。

   “隨著復(fù)雜SoC開發(fā)成本的不斷飆升,，所有領(lǐng)域的生產(chǎn)商希望其生產(chǎn)工藝能夠有更高的可見度,，”Semico Research Corporation高級ASIC/SoC分析家Richard Wawrzyniak說。“通過集成這兩種產(chǎn)品的功能,，Cadence解決了業(yè)界日益迫切的需求,，為Soc的開發(fā)提供一個獨(dú)特和及時(shí)的解決方案。”

    在設(shè)計(jì)周期中結(jié)構(gòu)規(guī)劃階段做出的決策在很大程度上決定了芯片最終的大小,、功耗、性能和成本,。在這些初期階段,，設(shè)計(jì)團(tuán)隊(duì)可以在最終設(shè)計(jì)、實(shí)現(xiàn)和簽收之前考慮并量化各種結(jié)構(gòu)和IP選項(xiàng),，實(shí)現(xiàn)最大的優(yōu)化,。然而過去半導(dǎo)體設(shè)計(jì)師一直被迫使用手動或分散的方法進(jìn)行評估和結(jié)構(gòu)選擇，缺乏靈活性,、自動化和精確分析以及與實(shí)現(xiàn)工具緊密結(jié)合的優(yōu)勢,。這種新Cadence解決方案不再需要靠猜測，提供了一個全新的數(shù)據(jù)驅(qū)動和全局的方法進(jìn)行IP選擇的優(yōu)化,，并結(jié)合結(jié)構(gòu),、設(shè)計(jì)、實(shí)現(xiàn)與簽收,。