通常用軟件實現(xiàn)時，其設計容易修改,，查錯也比較容易,，且基本上不增加占用的硬件資源。所以,，在設計規(guī)劃時,，當需要的軟硬件代價相當并且性能保證的情況下，軟件實現(xiàn)是被優(yōu)先考慮的,。

    確定好軟硬件模塊的劃分后,，就可以開始具體的設計過程了。通常,，嵌入式系統(tǒng)開發(fā)中CPU是不可更改的,，因此外圍設備的變動也受到CPU的限制，甚至整個嵌入式系統(tǒng)的硬件已經(jīng)固定,，難以更改(如PC104的開發(fā)),。因而，通常的嵌入式開發(fā)中,，更多的是PCB設計及軟件開發(fā),。與通常的嵌入式系統(tǒng)開發(fā)不同，由于NIOS是一個可靈活定制的CPU,，它的外設是可選的IP核或自定制邏輯,，所以可以根據(jù)系統(tǒng)設計要求，通過SOPC Builder向?qū)降慕缑娑ㄖ撇眉暨m當?shù)腟OPC系統(tǒng),。鑒于上述NIOS開發(fā)的特點,，在設計規(guī)劃后，NIOS的開發(fā)流程分為硬件開發(fā)與軟件開發(fā)兩大部分,。

    NIOS的硬件設計流程就是為了定制合適的CPU和外設,，在SOPC Builder和QuartusII中完成。在這里可以靈活定制NIOS CPU的各個特性甚至指令,，可以使用Altera提供的大量的IP Core來加快開發(fā)者開發(fā)NIOS外設的速度,，提高外設的性能。同時,，也可以使用第三方的IP Core,，或者使用VHDL,、Verilog來自己定制外設。
    完成NIOS的硬件開發(fā)后,，SOPC Builder可以幫助開發(fā)者生成相應的SDK（軟件開發(fā)包）,。這是由于在硬件開發(fā)中的NIOS CPU及其外設構(gòu)成的系統(tǒng)是自定制的，存儲器,、外設地址的映射等各不相同,，需要的SDK也應是專有的。SOPC Builder可自動生成SDK,。

    在生成的SDK基礎(chǔ)上,，開發(fā)者可以進入軟件開發(fā)流程。在這個部分,，開發(fā)者面對的嵌入式系統(tǒng)是自己定制的,、裁剪過的，因此受到硬件的局限會小一些,。開發(fā)者可以使用匯編語言,、C或C++語言來進行嵌入式程序設計，使用GNU工具或其他第三方工具進行程序的編譯連接以及調(diào)試,。
2  針對硬盤錄像機的NIOS嵌入式處理器設計
    在硬盤錄像機中涉及到圖像采集,、圖像壓縮、圖像存儲三個主要部分,，因此在設計外部接口時需要考慮到這三部分中芯片控制所需要的接口,。

    (1)圖像采集部分。圖像采集部分使用SAA7113完成視頻信號的采集,。該芯片是可編程視頻處理芯片,，采用CMOS工藝，通過簡單的I2C總線可以對其實現(xiàn)編程控制,。它將不同制式的模擬信號統(tǒng)一成相同的數(shù)字標準,，采用ITU-R BT.601格式^[2]，采樣時對亮度信號和兩個色差信號分別編碼,，對不同制式信號采用單一的取樣頻率,，而且和任何模擬系統(tǒng)的彩色副載波頻率無關(guān)，因此在分量系統(tǒng)中不再包含任何副載波,。取樣頻率定為13.5MHz,，它也是對亮度信號Y的取樣頻率。由于色度信號的帶寬遠比亮度信號的帶寬窄,，因而對色度信號U和V的取樣率較Y減半，為6.75MHz,。每個數(shù)字有效行分別有720個亮度取樣點和360*2個色差信號取樣點,。對每個分量的取樣點進行均勻量化,。對每個取樣進行8位的PCM編碼。

    (2)圖像壓縮部分,。本系統(tǒng)采用硬件壓縮方式完成視頻圖像的JPEG壓縮,。通常在視頻監(jiān)控系統(tǒng)中使用Motion－JPEG(MJPEG)技術(shù)，MJPEG壓縮芯片將A/D轉(zhuǎn)換芯片輸入的YUV格式的數(shù)據(jù)進行MJPEG格式的壓縮,。MJPEG由JPEG圖像連接組成,，相對JPEG圖像，每幅都有自己的量化表和Huffman碼表,。MJPEG可以僅使用一張量化表和Huffman碼表對連續(xù)幾十幀甚至上百幀圖像進行壓縮,，僅當數(shù)據(jù)發(fā)生丟失時才需要重新載入量化表和Huffman碼表。這一優(yōu)點大大降低了系統(tǒng)視頻解碼時所需要的開銷,。而且,，MJPEG可以分幀存儲，這給數(shù)據(jù)的管理和回放帶來了方便,。本系統(tǒng)是使用ZORAN公司的單片MJPEG壓縮/解壓縮芯片ZR36060來完成圖像的JPEG壓縮的,。

    (3)圖像存儲部分。為了解決大量的圖像數(shù)據(jù)問題,，本系統(tǒng)采用IDE(Integrated Drive Electronics,，電子集成驅(qū)動器)接口的硬盤來完成設計。IDE的本意是指把“硬盤控制器”與“盤體”集成在一起的硬盤驅(qū)動器,。這種集成方法減少了硬盤接口的電纜數(shù)目與長度,，數(shù)據(jù)傳輸?shù)目煽啃缘玫搅嗽鰪姡脖P控制起來變得更容易,?？刂品绞接蠵IO方式和DMA方式兩種。本系統(tǒng)使用了IDE硬盤的PIO控制方式,。

    由于采用了NIOS處理器,，因此可以不局限于預先制造的處理器技術(shù)，而是根據(jù)自己的標準定制處理器,，按照需要選擇合適的外設,、存儲器和接口。本系統(tǒng)根據(jù)硬盤錄像機的具體要求選擇了Altera公司的Cyclone系列的EP1C6來完成CPU的設計,；使用Flash Rom AM29LV065DU進行程序的加載工作,；選用SRAM為CY7C1041CV33的存儲器進行數(shù)據(jù)的緩存；FPGA的AS配置芯片為EPCS4,。

    在外圍芯片中,，視頻解碼芯片SAA7113需要I²C接口進行控制，存儲圖像的硬盤需要IDE接口,，但是在NIOS的外圍標準接口中沒有這些接口可供選擇,，這時只要設置GPIO(General-Purpose I/O)接口,，并用GPIO接口模擬出I2C總線接口和IDE接口的操作即可。同時也用GPIO接口完成MJPEG壓縮芯片的配置任務,。
    綜合以上的硬件資源要求,，本系統(tǒng)在FPGA內(nèi)部設計的模塊如圖2所示。

    FPGA內(nèi)部模塊的核心模塊是NIOS處理器的核,，其次是用來控制系統(tǒng)時鐘的定時器1和定時器2,。為了完成對SAA7113和ZR36060的初始化配置工作，設置了片內(nèi)Rom來存儲配置文件信息,，同時還設置了存儲器接口和通用I/O接口完成和外部存儲器與I/O設備的連接,。整個嵌入式系統(tǒng)內(nèi)部是由Avalon總線完成各模塊之間連接的。
    整個系統(tǒng)的調(diào)試工作通過JTAG接口和串行口完成,。調(diào)試程序通過JTAG接口下載到FPGA的內(nèi)部,，由串口來連接一個顯示終端，將調(diào)試信息顯示到PC機上,。
3  控制軟件的設計
    系統(tǒng)上電硬件復位后,，軟件根據(jù)用戶需要自動對各項控制器指令代碼及其參數(shù)進行設置，從而完成對SAA7113,、ZR36060,、IDE接口的初始化工作，然后控制視頻信號的采集壓縮和存儲,。系統(tǒng)工作流程如圖3所示,。