All Programmable FPGA、SoC和3D IC的全球領(lǐng)先供應(yīng)商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布首次面向所有用戶全面開放其新一代設(shè)計環(huán)境vivado/index.htm">Vivado™設(shè)計套件2012.2,，該版本現(xiàn)已向目前所有質(zhì)保期內(nèi)的ISE®設(shè)計套件用戶免費提供,。Vivado設(shè)計套件2012.2的發(fā)布分為兩個階段，首輪發(fā)布致力于加快C語言和RTL的實現(xiàn)速度,；第二輪發(fā)布則著重加快系統(tǒng)級功能的集成速度,。該版本提供了高度集成的設(shè)計環(huán)境（IDE）和全新一代系統(tǒng)到IC工具， 其中包括高層次綜合,、具有業(yè)界最佳SystemVerilog支持的RTL綜合,、革命性創(chuàng)新的分析型布局布線，以及高級SDC時序引擎,，使開發(fā)人員能夠?qū)⒃O(shè)計實現(xiàn)速度提高達四倍,，大大提升了他們的設(shè)計生產(chǎn)力。
配合此次重要發(fā)布,，賽靈思還提供了大量詳細(xì)的Vivado應(yīng)用視頻培訓(xùn),，請參見賽靈思網(wǎng)上培訓(xùn)主頁：http://www.xilinx.com/cn/training/vivado,。
Vivado 設(shè)計套件加速RTL實現(xiàn)
考慮到當(dāng)今的設(shè)計規(guī)模大、復(fù)雜性高的特點,，開發(fā)人員面臨著多重設(shè)計挑戰(zhàn),，難以實現(xiàn)自動化設(shè)計收斂。Vivado設(shè)計套件2012.2的布局布線技術(shù)采用各種分析技巧加速實現(xiàn)周期,，為多種同步的設(shè)計參數(shù)（包括擁塞,、總線長和時序等）進行最佳優(yōu)化。針對復(fù)雜設(shè)計,，和ISE設(shè)計套件相比,，Vivado設(shè)計套件2012.2將性能提升了15%（相當(dāng)于提升了一個速度等級）。性能的提升不僅擴大了賽靈思在中端產(chǎn)品系列的領(lǐng)先優(yōu)勢,，使其性能領(lǐng)先競爭器件3個速度等級,，同時在高端產(chǎn)品系列提供了更好的性能功耗比， 在低端各個產(chǎn)品系列提供了更佳的性能,。
EVE公司CEO,、總裁兼創(chuàng)始人Luc Burgun指出：“作為Vivado設(shè)計套件早期試用計劃的一員，我們非常高興看到賽靈思把ASIC級的工具帶到FPGA產(chǎn)業(yè),。憑借其先進的布局布線算法和精密的設(shè)計分析環(huán)境,，Vivado設(shè)計套件能大幅提升我們的設(shè)計生產(chǎn)力，并為我們的產(chǎn)品快速上市帶來莫大的優(yōu)勢,。”
Vivado 設(shè)計套件加速C語言實現(xiàn)
隨著Vivado 設(shè)計套件通用版本的發(fā)布,，賽靈思還針對All Programmable7系列FPGA和Zynq™-7000 EPPSoC器件推出Vivado高層次綜合（HLS）工具，繼續(xù)延續(xù)其在電子系統(tǒng)級（ESL）設(shè)計領(lǐng)域的領(lǐng)先地位,。Vivado HLS 將免費提供給目前保質(zhì)期內(nèi)的ISE 設(shè)計套件DSP版本和系統(tǒng)版本的用戶,。設(shè)計人員通過將C、C++或System C代碼綜合到RTL中,，能夠快速探索出復(fù)雜算法的實現(xiàn)架構(gòu),。Vivado HLS與系統(tǒng)生成器（System Generator）完美集成在一起，能夠創(chuàng)建出快速仿真模型,，支持視頻,、圖像、雷達和基帶無線電等應(yīng)用的快速開發(fā),。Vivado HLS不僅能加速算法實現(xiàn),，還能將驗證時間縮短多達1萬倍，并通過支持RTL微架構(gòu)探索改進系統(tǒng)性能,。
中興（中國）通訊公司中心研究院數(shù)據(jù)中心總工程師劉衡祁表示：“在FPGA設(shè)計中,，我們經(jīng)常用C語言快速搭建系統(tǒng)級模型，完成關(guān)鍵算法和架構(gòu)上的驗證。但如何將C語言快速高效地轉(zhuǎn)化為硬件描述語言,，一直是我們面臨的一道難題。現(xiàn)在有了賽靈思Vivado高層次綜合工具,，此問題得到了有效的解決,。我們近期在一個產(chǎn)品項目中用C語言實現(xiàn)了關(guān)鍵算法，隨后用賽靈思的Vivado HLS工具成功將C代碼直接轉(zhuǎn)換成了Verilog,。我們在賽靈思器件中對功能和性能進行了驗證,，結(jié)果表明VivadoHLS高層次綜合工具在FPGA設(shè)計流程中非常實用。”
整合賽靈思聯(lián)盟計劃（Xilinx Alliance Program）
為進一步提高設(shè)計生產(chǎn)力,，賽靈思持續(xù)與不斷增加的主要賽靈思聯(lián)盟計劃成員開展協(xié)作,，共同確保IP核均得到驗證， 設(shè)計工具及時推出以不斷豐富ISE 設(shè)計套件和Vivado設(shè)計套件工具,。這種合作對Vivado設(shè)計套件第二階段的推出也很關(guān)鍵,。Vivado設(shè)計套件第二階段將推出一種互動設(shè)計與驗證環(huán)境Vivado IP 集成器（Vivado IP Integrator），和Vivado IP 封裝器（Vivado IP Packager）,。該器件使賽靈思,、第三方IP提供商以及最終客戶能夠?qū)P核、模塊或完整設(shè)計封裝在一起,，并配套提供各種約束,、測試平臺和技術(shù)文檔。
供貨情況
保質(zhì)期內(nèi)的ISE設(shè)計套件邏輯版本和嵌入式版本的用戶將免費獲得全新的Vivado設(shè)計套件版本,，ISE設(shè)計套件DSP版本和系統(tǒng)版本的用戶也將免費獲得全新的Vivado設(shè)計套件系統(tǒng)版本,。
賽靈思將于明年初Vivado設(shè)計套件第二階段發(fā)布的時候， 推出加速集成的新功能和方法,。如需下載最新版ISE設(shè)計套件和Vivado設(shè)計套件,，敬請訪問：www.xilinx.com/cn?？蛻粢部蓤竺麉⒓覸ivado設(shè)計套件培訓(xùn)課程,。
關(guān)于賽靈思
賽靈思公司是All Programmable FPGA、SoC和3D IC的全球領(lǐng)先供應(yīng)商,。其行業(yè)領(lǐng)先的器件與其新一代設(shè)計環(huán)境以及IP 相結(jié)合,，可滿足客戶從可編程邏輯到可編程系統(tǒng)集成的廣泛需求。如需了解更多信息,，請訪問賽靈思中文網(wǎng)站：www.xilinx.com/cn