摘 要： 為解決計(jì)算機(jī)測(cè)試系統(tǒng)中頻率測(cè)試的高精度要求,，提出了一種基于FPGA技術(shù)的多通道等精度測(cè)頻法,。設(shè)計(jì)了頻率測(cè)試系統(tǒng)，該系統(tǒng)實(shí)現(xiàn)了在5 kHz～500 kHz頻率范圍內(nèi)測(cè)量分辨率為1 Hz,。
關(guān)鍵詞： FPGA,；計(jì)算機(jī)測(cè)試系統(tǒng)；頻率測(cè)試,；等精度測(cè)頻法
隨著計(jì)算機(jī)技術(shù)的快速發(fā)展,，現(xiàn)代工業(yè)測(cè)試系統(tǒng)中頻率測(cè)試被更多地應(yīng)用到計(jì)算機(jī)測(cè)試應(yīng)用中，雖然現(xiàn)在頻率測(cè)試精度有了很大提高，但面對(duì)高,、精,、尖的控制系統(tǒng)尤其是具有特殊用途的傳感器中就更加需要準(zhǔn)確、高效,、科學(xué)地獲取并分析其頻率測(cè)試數(shù)據(jù),。在測(cè)試頻率的方法上，人們也越來(lái)越多地側(cè)重采用等精度測(cè)頻法進(jìn)行頻率測(cè)試,。
為了克服傳統(tǒng)頻率測(cè)量法不能滿(mǎn)足等精度要求的缺點(diǎn),，夏振華提出一種基于FPGA的高速等精度頻率測(cè)量系統(tǒng)的設(shè)計(jì)方案，該系統(tǒng)實(shí)現(xiàn)了1 Hz~20 MHz頻率范圍內(nèi)的頻率測(cè)量,，其測(cè)量誤差小于2×10-6,，并且在整個(gè)頻率范圍內(nèi)測(cè)量精度一致，達(dá)到等精度測(cè)量要求[1],。席鵬,、李軍等介紹了以CPLD為核心處理芯片的頻率測(cè)量系統(tǒng)，在CPLD中設(shè)計(jì)等精度測(cè)頻模塊,，再由DSP進(jìn)行數(shù)字濾波并將采集值送至雙口RAM以供上位機(jī)讀取,。由于采用兩個(gè)同步測(cè)周期的計(jì)數(shù)器來(lái)設(shè)計(jì)數(shù)字頻率計(jì)，解決了傳統(tǒng)頻率計(jì)電路結(jié)構(gòu)復(fù)雜,、穩(wěn)定性不能保證的缺點(diǎn)[2],。頻率測(cè)量一般是通過(guò)對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)實(shí)現(xiàn)，因此量化誤差是引起測(cè)量誤差的主要原因,。戴瑩春,、嚴(yán)家明、劉詩(shī)斌等在比較分析周期測(cè)頻,、直接測(cè)頻和等精度測(cè)頻的誤差后,，給出了一種基于FPGA的等精度測(cè)頻的Verilog HDL實(shí)現(xiàn)。較之單片機(jī)實(shí)現(xiàn),，該方法具有抗干擾性強(qiáng),、工作穩(wěn)定可靠等特點(diǎn)[3]。包明,、趙明福,、郭建華等采用FPGA為核心的芯片來(lái)實(shí)現(xiàn)頻率測(cè)量，不僅消除了直接測(cè)頻方法中對(duì)測(cè)量頻率需要采用分段測(cè)試的局限,，而且提高了集成度,、可靠性和測(cè)試速度[4]。
本文正是通過(guò)采用等精度測(cè)量方法結(jié)合FPGA技術(shù)和計(jì)算機(jī)技術(shù)實(shí)現(xiàn)了某型號(hào)傳感器頻率測(cè)試系統(tǒng)的多通道高精度測(cè)試,，使得頻率信號(hào)在5 kHz～500 kHz頻率范圍內(nèi)測(cè)量分辨率達(dá)到1 Hz的高精度要求,，且其相對(duì)誤差小于2×10-7,。
1 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
頻率測(cè)試系統(tǒng)硬件主要由工業(yè)控制計(jì)算機(jī)、頻率測(cè)量數(shù)據(jù)采集卡,、頻率測(cè)試軟件以及被測(cè)設(shè)備等組成,，系統(tǒng)總原理框圖如圖1所示。
工業(yè)控制計(jì)算機(jī)機(jī)箱內(nèi)部裝有頻率測(cè)量數(shù)據(jù)采集卡,，可以實(shí)現(xiàn)掃頻信號(hào)的輸出和頻率信號(hào)的采集,，其主要由FPGA、UART,、D/A模塊,、信號(hào)處理電路和信號(hào)調(diào)理電路構(gòu)成。UART采用串行通信,，實(shí)現(xiàn)計(jì)算機(jī)與FPGA之間控制信號(hào)和數(shù)據(jù)的傳輸,。D/A模塊由FPGA控制輸出，采用12 bit高速并行D/A轉(zhuǎn)換器件,。信號(hào)處理對(duì)輸入的頻率信號(hào)經(jīng)過(guò)隔離保護(hù),、整形、限幅等處理,。信號(hào)調(diào)理對(duì)D/A輸出的信號(hào)進(jìn)行濾波處理,。
2 頻率測(cè)量數(shù)據(jù)采集卡設(shè)計(jì)
FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一,。本文采用等精度測(cè)頻法,，頻率測(cè)量數(shù)據(jù)采集卡中FPGA部分基本設(shè)計(jì)原理方框圖如圖2所示。
“頻率”就是周期性信號(hào)在單位時(shí)間（1 s）內(nèi)變化的次數(shù),。等精度測(cè)頻是先給出一個(gè)預(yù)置閥門(mén)時(shí)間,，實(shí)際閥門(mén)時(shí)間不固定，而是在被測(cè)信號(hào)上跳沿與預(yù)置閥門(mén)同步,，它的閘門(mén)時(shí)間不是固定的值，而是被測(cè)信號(hào)周期的整數(shù)倍,，即與被測(cè)信號(hào)同步,，因此，排除了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生±1 Hz誤差,，并且達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量,。在測(cè)量過(guò)程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù),。測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān),，僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，即實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量,。閘門(mén)時(shí)間越長(zhǎng),，標(biāo)準(zhǔn)頻率越高,，測(cè)頻的相對(duì)誤差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好,、精度高的高頻率晶體振蕩器產(chǎn)生,，在保證測(cè)量精度不變的前提下，提高標(biāo)準(zhǔn)信號(hào)頻率,，可使閘門(mén)時(shí)間縮短,，即提高測(cè)試速度。
K為預(yù)設(shè)定（可修改）的參數(shù),，為電壓/頻率轉(zhuǎn)換系數(shù),，單位：V/Hz。
3 軟件實(shí)現(xiàn)結(jié)果驗(yàn)證
測(cè)試系統(tǒng)軟件部分包括FPGA和計(jì)算機(jī)測(cè)試軟件兩部分,，它可以實(shí)現(xiàn)傳感器頻率多通道自動(dòng)測(cè)試,。啟動(dòng)傳感器頻率測(cè)試系統(tǒng)對(duì)5 kHz～500 kHz的的頻率信號(hào)進(jìn)行頻率測(cè)量。
采用高精度信號(hào)源輸出不同頻率的正弦波信號(hào),，經(jīng)過(guò)信號(hào)調(diào)理電路,，整形得到的方波信號(hào)提供給FPGA進(jìn)行計(jì)數(shù)測(cè)量，將測(cè)量結(jié)果與高精度信號(hào)源輸出的頻率相比較,，計(jì)算其誤差,，如表1所示。
傳感器頻率多通道自動(dòng)測(cè)試軟件實(shí)現(xiàn)了5 kHz～500 kHz頻率范圍內(nèi)的頻率測(cè)試,，其輸出精度為±1 Hz,、相對(duì)誤差小于2×10-7，結(jié)果驗(yàn)證了數(shù)據(jù)完全滿(mǎn)足系統(tǒng)對(duì)頻率測(cè)試要求,，測(cè)試數(shù)據(jù)安全可靠,，系統(tǒng)運(yùn)行穩(wěn)定。滿(mǎn)足了頻率測(cè)量的高精度要求,、有效地提高了頻率測(cè)試速度,、實(shí)現(xiàn)了多通道頻率測(cè)量要求。
參考文獻(xiàn)
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