《電子技術(shù)應(yīng)用》
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基于DDS芯片的相位相關(guān)雙通道信號(hào)源設(shè)計(jì)
來源:電子技術(shù)應(yīng)用2013年第1期
劉春梅,,鄒傳云,曹 文,,胥 磊
西南科技大學(xué) 信息工程學(xué)院,,四川 綿陽621010
摘要: 采用直接數(shù)字頻率合成(DDS)芯片AD9854設(shè)計(jì)了一種任意相位相關(guān)雙通道信號(hào)源,,利用FPGA可編程器件實(shí)現(xiàn)邏輯控制。該信號(hào)源可輸出兩路相干,、同頻,、相位差可設(shè)定的正弦信號(hào)。同時(shí),,利用DDS器件內(nèi)置的高速比較器及外圍信號(hào)調(diào)理電路,,也可同時(shí)輸出三角波和方波信號(hào)。其輸出頻率范圍為0~150 MHz,,頻率分辨率為1 μHz,相位調(diào)節(jié)分辨率可達(dá)0.022°,。實(shí)測(cè)結(jié)果表明,該系統(tǒng)輸出信號(hào)頻率穩(wěn)定度高,、相位差精確,。
中圖分類號(hào): TP216
文獻(xiàn)標(biāo)識(shí)碼: B
文章編號(hào): 0258-7998(2013)01-0043-04
Design of double channel signal source with related phase based on DDS chip
Liu Chunmei,Zou Chuanyun,,Cao Wen,,Xu Lei
School of Information Engineering , Southwest University of Science & Technology,Mianyang 621010,,China
Abstract: This paper presents a design of an any-phase-related double channels signal source based on DDS chip AD9854 and adopts programmable device FPGA to realize logic control. The signal source can output double sine signals with the same frequency and the adjustable phase difference. At the same time, it also outputs square wave and triangular wave by using a high-speed comparator of DDS devices and peripheral regulating circuit. The output frequency range is 0~150 MHz, the frequency resolution is 1 μHz, and the phase adjustment resolution is 0.022°. The measurement result shows that the signal source has high frequency stability and precise phase difference.
Key words : FPGA,;AD9854;DDS,;coherent signal source

    在激光干涉,、激光相干合成、雷達(dá)跟蹤,、自動(dòng)檢測(cè)與控制等應(yīng)用場(chǎng)合常需要雙路同頻相位差可調(diào)的相干信號(hào)輸出的信號(hào)源,,目前市場(chǎng)上成熟的雙通道信號(hào)源多為非相關(guān)結(jié)構(gòu)[1-2],其兩路輸出波形不相干,,無法準(zhǔn)確設(shè)定兩路信號(hào)的固定相位差,。本文采用兩片直接數(shù)字頻率合成(DDS)芯片實(shí)現(xiàn)雙路信號(hào)的頻率合成,采用高速FPGA可編程器件實(shí)現(xiàn)邏輯控制,,通過控制方式實(shí)現(xiàn)了一種同頻相位差可調(diào)節(jié)的雙通道信號(hào)發(fā)生器,。同時(shí),兩通道也可以獨(dú)立使用,,實(shí)現(xiàn)任意信號(hào)的調(diào)頻,、調(diào)幅及調(diào)相功能。

1 系統(tǒng)方案設(shè)計(jì)
    本文設(shè)計(jì)的任意相位相關(guān)雙通道信號(hào)源的原理框圖如圖1所示,。


    信號(hào)發(fā)生器由4×4鍵盤,、外部50 MHz晶振電路、FPGA邏輯控制,、頻率合成器件,、低通濾波器等單元組成,。FPGA是進(jìn)程控制和任務(wù)調(diào)度的核心。系統(tǒng)上電后,,F(xiàn)PGA檢測(cè)按鍵設(shè)定值,,分別給兩片頻率合成芯片AD9854送入相應(yīng)的頻率控制字、相位控制字和幅值控制字,,在FPGA精確的時(shí)序控制下使其分別輸出一定頻率,、相位和幅值的正弦波信號(hào),再經(jīng)低通濾波器后輸出平滑的正弦波,。利用AD9854內(nèi)置的高速比較器及外圍信號(hào)調(diào)理電路,,正弦信號(hào)也可轉(zhuǎn)換為方波和三角波信號(hào)輸出,。
2 各功能模塊設(shè)計(jì)
2.1 DDS波形產(chǎn)生模塊

    系統(tǒng)選用的DDS芯片為AD9854,,它是一款高性能可編程的波形發(fā)生器,能夠產(chǎn)生高穩(wěn)定的頻率,、相位,、幅值可編程的正弦信號(hào)和余弦信號(hào)輸出。該芯片允許產(chǎn)生頻率最高達(dá)150 MHz的同步正交輸出信號(hào),,具有48 bit頻率分辨率和兩個(gè)14 bit相位寄存器,,調(diào)諧分辨率可達(dá)1 μHz,相位分辨率可達(dá)0.022°,。它還有兩個(gè)12 bit數(shù)字正交可編程幅度調(diào)制器,,具有通斷整形鍵控功能,可實(shí)現(xiàn)可控方波的輸出,。AD9854內(nèi)部含有可編程控制的時(shí)鐘乘法器,,300 MHz系統(tǒng)時(shí)鐘可由外部低頻基準(zhǔn)時(shí)鐘進(jìn)行4~20整數(shù)倍頻得到。
    該器件可與各種主流控制器接口,,AD9854與FPGA的接口圖如圖2所示,。其中SCLK_1和SCLK_2為串行時(shí)鐘輸入端,由外部50 MHz晶振電路提供,,經(jīng)6倍頻后可獲得系統(tǒng)的300 MHz時(shí)鐘,;FqUd_1和FqUd_2是FPGA發(fā)送給AD9854的頻率字、相位字更新信號(hào),;Data_1和Data_2是8 bit數(shù)據(jù)輸入端,;Wclk_1和Wclk_2是字裝入信號(hào),每來一個(gè)上升沿,,對(duì)應(yīng)的AD9854將寫入一個(gè)字節(jié),;RSTn為系統(tǒng)的復(fù)位按鍵輸入;Rest_1和Rest_2分別為兩片AD9854的復(fù)位控制信號(hào),。

    采用兩片DDS器件實(shí)現(xiàn)兩路同頻且相位差可調(diào)的相關(guān)信號(hào),。要獲得精確的相位差,,必須保證兩路信號(hào)輸出同步,即使很小的相位延時(shí)也將導(dǎo)致相位差計(jì)算不準(zhǔn)確,。因此,,在設(shè)計(jì)時(shí)應(yīng)該滿足以下條件[3]:(1)輸入到兩片AD9854的參考時(shí)鐘必需一致,本設(shè)計(jì)中兩片AD9854的參考時(shí)鐘采用與FPGA相同的由外部晶振提供的50 MHz高精度時(shí)鐘信號(hào),。另外,,在設(shè)計(jì)PCB板時(shí),晶振輸出端到兩片AD9854參考時(shí)鐘端距離應(yīng)盡量相等,,可避免電路布線對(duì)時(shí)鐘同步的影響,;(2)頻率控制字和相位控制字送到AD9854的數(shù)據(jù)寄存器后,還必須由FPGA送入一個(gè)更新時(shí)鐘后才能將數(shù)據(jù)送到頻率寄存器和相位累加器進(jìn)行處理,,因此在設(shè)計(jì)FPGA時(shí)序時(shí),,必需保證兩路更新時(shí)鐘信號(hào)同步。另外,,寫數(shù)據(jù)與更新時(shí)鐘之間必需具有足夠的延時(shí),,才能保證AD9854有正確的信號(hào)輸出。
    AD9854的相位輸出是連續(xù)的,,每一次的相位控制字變化都會(huì)在原有相位的基礎(chǔ)上進(jìn)行加減,。因此,在每次輸出相干波形之前,,要求對(duì)兩片AD9854進(jìn)行復(fù)位或重新設(shè)置初始值,以保證兩路輸出信號(hào)初始相位已知,。當(dāng)新的數(shù)據(jù)送到相位累加器后,可根據(jù)它們的相位控制字計(jì)算兩路信號(hào)的相位差,。
    在具體編程控制中,,可采用以下簡(jiǎn)化方法進(jìn)行處理:固定其中一路信號(hào)(A信號(hào))的相位,可通過調(diào)整另一路信號(hào)(B信號(hào))的相位控制字來設(shè)定兩路信號(hào)的相位差,。相位控制字由FPGA先寫入兩片AD9854的緩存寄存器中緩存,;經(jīng)過一定時(shí)延后,F(xiàn)PGA發(fā)送更新命令將兩路信號(hào)的相位字和頻率字同時(shí)更新并寄存在AD9854的相位寄存器和頻率寄存器中,;最后,,由FPGA通過兩路信號(hào)的相位控制字計(jì)算相位差,如滿足要求,,則確定兩路信號(hào)輸出,,否則重新設(shè)定B信號(hào)相位字。其控制流程圖如圖3所示,,其中圖3(a)為A信號(hào)的流程圖,,圖3(b)為B信號(hào)的流程圖。

2.2 控制模塊
    FPGA邏輯控制是實(shí)現(xiàn)雙路信號(hào)同頻相位差可調(diào)的核心,共有3項(xiàng)任務(wù):接收鍵盤的命令,;配置AD9854實(shí)現(xiàn)波形輸出,;通過相差檢測(cè)技術(shù)實(shí)現(xiàn)雙路信號(hào)相位差精確控制。本設(shè)計(jì)FPGA選用Cyclone II系列的EP2C8,。EP2C8器件提供了全局時(shí)鐘網(wǎng)和具有片內(nèi),、片外能力的PLL,可實(shí)現(xiàn)完整的系統(tǒng)時(shí)鐘管理,;經(jīng)優(yōu)化后可實(shí)現(xiàn)最小的延時(shí)偏移,,為器件內(nèi)的所有資源提供精確的時(shí)鐘和復(fù)位信號(hào)。另外,,EP2C8器件包括嵌入式18×18 bit乘法器,,可輕松完成兩路信號(hào)的相差檢測(cè)。
    FPGA邏輯設(shè)計(jì)的重點(diǎn)在于對(duì)兩片AD9854的時(shí)序控制,。同時(shí),,寫時(shí)序時(shí)要注意控制命令的順序及命令之間的合理延時(shí)。在QuartusⅡ中完成的AD9854時(shí)序仿真圖如圖4所示,,圖中模擬了兩個(gè)輸入按鍵,。其中KEY[0]代表相位增加按鍵,,每按一次相位控制字加1,;KEY[1]代表同步更新按鍵,每次相位字改變后需按一次KEY[1]鍵才能同步更新輸出,。FPGA邏輯設(shè)計(jì)的具體步驟為:

    第一步,,初始化。在第50 μs時(shí),,RSTn由低電平變高電平,,系統(tǒng)開始工作;延時(shí)一段時(shí)間后,,同時(shí)給兩片AD9854提供一個(gè)復(fù)位信號(hào)(在圖4中第150 μs附近的Rest_1和Rest_2),;復(fù)位完成后,在參考時(shí)鐘控制下通過Data_1和Data_2端子同時(shí)對(duì)兩片AD9854寫入初始相位控制字,;延時(shí)一段時(shí)間再寫入頻率控制字,,啟動(dòng)FqUd_1和FqUd_2命令更新芯片的相位和頻率。
    第二步,,調(diào)節(jié)相位差,。頻率始終保持不變,固定第二片AD9854_2的相位字,;通過KEY[0]和KEY[1]按鍵調(diào)整第一片AD9854_1的相位控制字,,在400 μs、770 μs和1.2 ms附近分別進(jìn)行設(shè)定。Data_1的相位數(shù)據(jù)隨之發(fā)生變化,,而Data_2的相位數(shù)據(jù)不變,。由于Data_2的初始值已知,可根據(jù)Data_1相位控制字的變化計(jì)算兩路信號(hào)的相位差,。
    從圖4中也可以看出,,F(xiàn)PGA在控制兩片AD9854時(shí),時(shí)序設(shè)置非常重要,,故要求控制信號(hào)必需同步,,即使較小的延時(shí)也將導(dǎo)致結(jié)果不準(zhǔn)確。
2.3 低通濾波電路
    頻率穩(wěn)定性是信號(hào)源的一個(gè)比較重要的指標(biāo),。AD9854器件輸出信號(hào)的頻率理論上最高可達(dá)150 MHz,,因此低通濾波器的截止頻率要求至少150 MHz。低通濾波器的濾波特性的優(yōu)劣對(duì)輸出信號(hào)的性能有著重要的影響,。
    濾波器一般分為有源和無源兩類,。由于有源濾波器主要用于低頻場(chǎng)合且開環(huán)增益和頻帶都不夠高,因此本文采用無源低通濾波器,。通過比較切比雪夫,、巴特沃斯和橢圓濾波器[4]的優(yōu)劣,最終選擇七階橢圓濾波器。七階橢圓濾波器設(shè)計(jì)指標(biāo)如下:3 dB時(shí)截至頻率為150 MHz,,通帶文波系數(shù)小于0.3 dB,,阻帶起始頻率為165 MHz,阻帶衰減為60 dB,。根據(jù)濾波器的階數(shù)及參數(shù)指標(biāo),,通過查表可獲得電路中各元件的歸一化參數(shù)。其電路如圖5所示,,它可獲得極為陡峭的衰減特性曲線,,且輸出正弦波較為平滑。

 

 

    測(cè)試結(jié)果表明,,系統(tǒng)能輸出穩(wěn)定,、無失真的同頻雙路信號(hào),且相位差與設(shè)定值完全一致,,滿足設(shè)計(jì)要求,。
    本文采用直接數(shù)字頻率合成技術(shù)設(shè)計(jì)了雙通道相位關(guān)系可調(diào)的信號(hào)發(fā)生器。通過FPGA的實(shí)時(shí)控制,可靈活調(diào)節(jié)兩路輸出信號(hào)的頻率,、幅值和相位差等參數(shù),。該信號(hào)源可作為測(cè)試設(shè)備系統(tǒng)自檢時(shí)的模擬信號(hào)輸入,也可通過增加外圍調(diào)理電路輸出方波及三角波信號(hào),;可雙通道信號(hào)相干使用,,也可分別單獨(dú)使用,,運(yùn)用范圍較廣。
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