簡介

許多行業(yè)中一個關(guān)鍵的需求是精確產(chǎn)生,、輕松操作并快速更改不同頻率、不同類型的波形,。無論是寬帶收發(fā)器要求具有低相位噪聲和出色的無雜散動態(tài)性能的捷變頻率源,，還是工業(yè)測量和控制系統(tǒng)需要穩(wěn)定的頻率激勵，快速,、輕松,、經(jīng)濟地產(chǎn)生可調(diào)波形并同時維持相位連續(xù)性的能力都是至關(guān)重要的一項設(shè)計標準,，而這正是直接數(shù)字頻率合成技術(shù)的優(yōu)勢所在。

頻率合成的任務(wù)
不斷增多的頻譜擁堵,，加上對功耗更低,、質(zhì)量更高的測量設(shè)備的永無止境的需求，這些因素都要求使用新的頻率范圍,，要求更好地利用現(xiàn)有頻率范圍,。結(jié)果，人們尋求對頻率產(chǎn)生進行更好的控制,，多數(shù)情況下,，均是借助于頻率合成器. 這些器件利用一個給定頻率, f_C,來產(chǎn)生一個相關(guān)的目標頻率（和相位）, f_OUT. 其一般關(guān)系可以簡單地表示為：

f_OUT = ε_x× f_C

其中，比例因子ε_x, 有時也被稱為歸一化頻率.

該等式通常利用實數(shù)逐步逼近的算法實現(xiàn),。當(dāng)比例因子為有理數(shù)時,，兩個相對質(zhì)數(shù)（輸出頻率和基準頻率）之比將諧波相關(guān)。但在多數(shù)情況下,， ε_x 可能屬于更廣泛的實數(shù)集,，逼近過程一旦處于可接受的范圍之內(nèi)即會被截斷

直接數(shù)字頻率合成
頻率合成器的一種實用型實現(xiàn)方式是直接數(shù)字頻率合成 (DDFS), 通常簡稱為 直接數(shù)字合成 (DDS). 這種技術(shù)利用數(shù)字數(shù)據(jù)處理來產(chǎn)生一個頻率和相位可調(diào)的輸出，該輸出與一個固定的頻率參考或時鐘源f_C.相關(guān),。在DDS架構(gòu)中,，參考或系統(tǒng)時鐘頻率由一個比例因子分頻來產(chǎn)生所需頻率，該比例因子由二進制調(diào)諧字可編程控制,。

簡言之,，直接數(shù)字頻率合成器將一串時鐘脈沖轉(zhuǎn)換成一個模擬波形，通常為一個正弦波,、三角波或方波,。如圖1所示，其主要部分為：相位累加器（產(chǎn)生輸出波形相位角度的數(shù)據(jù)）,， 相數(shù)轉(zhuǎn)換器,（將上述相位數(shù)據(jù)轉(zhuǎn)換為瞬時輸出幅度數(shù)據(jù)）,，以及數(shù)模轉(zhuǎn)換器(DAC)（將該幅度數(shù)據(jù)轉(zhuǎn)換成采樣模擬數(shù)據(jù)點）

圖1.DDS系統(tǒng)的功能框圖。

對于正弦波輸出,，相數(shù)轉(zhuǎn)換器通常為一個正弦查找表（圖2）,。相位累加器以N為單位計數(shù)，并根據(jù)以下等式產(chǎn)生一個相對于f_C的頻率:

其中：
M為調(diào)諧字的分辨率（24至48位）
N為對應(yīng)于相位累加器輸出字最小增量相位變化的f_C的脈沖數(shù).

圖2.典型的DDS架構(gòu)和信號路徑（帶DAC）,。

由于更改N會立即改變輸出相位和頻率,，因此，系統(tǒng)自身具有相位連續(xù),特點,，這是許多應(yīng)用的關(guān)鍵屬性之一,。無需環(huán)路建立時間，這與模擬系統(tǒng)不同，如鎖相環(huán) (PLL).

DAC通常為一個高性能電路,，專門針對DDS內(nèi)核（相位累加器和相幅轉(zhuǎn)換器）而設(shè)計,。多數(shù)情況下，結(jié)果形成的器件（通常為單芯片）一般稱為純DDS或C-DDS,。

實際的DDS器件一般集成多個寄存器,，以實現(xiàn)不同的頻率和相位調(diào)制方案。如相位寄存器,，其存儲的相位內(nèi)容被加在相位累加器的輸出相位上,。這樣，可以對應(yīng)于一個相位調(diào)諧字延遲輸出正弦波的相位,。對于通信系統(tǒng)相位調(diào)制應(yīng)用,，這非常有用。加法器電路的分辨率決定著相位調(diào)諧字的位數(shù),，因此,，也決定著延遲的分辨率。

在單個器件上集成一個DDS引擎和一個DAC既有優(yōu)點也有缺點,，但是,，無論集成與否，都需要一個DAC來產(chǎn)生純度超高的高品質(zhì)模擬信號,。DAC將數(shù)字正弦輸出轉(zhuǎn)換為一個模擬正弦波,，可能是單端，也可能是差分,。一些關(guān)鍵要求是低相位噪聲,、優(yōu)秀的寬帶(WB)和窄帶(NB)無雜散動態(tài)范圍 (SFDR)以及低功耗。如果是外部器件,，則DAC必須足夠快以處理信號,，因此，內(nèi)置并行端口的器件非常常見,。

DDS與其他解決方案
其他產(chǎn)生頻率的方法包括模擬鎖相環(huán)(PLL),時鐘發(fā)生器和利用FPGA對DAC的輸出進行動態(tài)編程,。通過考察頻譜性能和功耗，可以對這些技術(shù)進行簡單的比較,，表1以定性方式展示了比較結(jié)果

表1.DDS與競爭技術(shù)——高級比較

鎖相環(huán)是一種反饋環(huán)路,，其組成部分為：一個相位比較器, 一個除法器和一個壓控制振蕩器 (VCO). 相位比較器將基準頻率與輸出頻率（通常是輸出頻率的N)分頻）進行比較。相位比較器產(chǎn)生的誤差電壓用于調(diào)節(jié)VCO,，從而輸出頻率,。當(dāng)環(huán)路建立后,，輸出將在頻率和/或相位上與參考頻率保持一種精確的關(guān)系,。PLL長期以來一直被認為是在特定頻帶范圍內(nèi)要求高保真度和穩(wěn)定信號的低相位噪聲和高無雜散動態(tài)范圍 (SFDR) 應(yīng)用的理想選擇.

由于PLL無法精確、快速地調(diào)諧頻率輸出和波形，而且響應(yīng)較慢,，這限制了它們對于快速跳頻和部分頻移鍵控和相移鍵控應(yīng)用的適用性.

其他方案,，包括集成DDS引擎的現(xiàn)場可編程門陣列 (FPGAs) ——配合現(xiàn)成DAC以合成輸出正弦波——雖然可以解決PLL的跳頻問題，但也存在自身的缺陷,。主要系統(tǒng)缺陷包括較高的工作和接口功耗要求,、成本較高、尺寸較大,，而且系統(tǒng)開發(fā)人員還須考慮額外的軟件,、硬件和存儲器問題。例如,，利用現(xiàn)代FPGA中的DDS引擎選項,，要產(chǎn)生動態(tài)范圍為60 dB的10 MHz輸出信號，需要多達72 kB的存儲器空間,。另外,，設(shè)計師需要接受并熟悉細微權(quán)衡和DDS內(nèi)核的架構(gòu)。.

從實用角度來看（見表2）,，得益于CMOS工藝和現(xiàn)代數(shù)字設(shè)計技術(shù)的快速發(fā)展以及DAC拓撲結(jié)構(gòu)的改進,，DDS技術(shù)已經(jīng)能在廣泛的應(yīng)用中實現(xiàn)前所未有的低功耗、頻譜性能和成本水平,。雖然純DDS產(chǎn)品不可能在性能和設(shè)計靈活性上達到高端DAC技術(shù)與FPGA相結(jié)合的水平,，但DDS在尺寸、功耗,、成本和簡單性方面的優(yōu)勢使其成為許多應(yīng)用的首要選擇,。

表2.基準分析小結(jié)——頻率產(chǎn)生技術(shù)(<50 MHz)

同時需要指出，由于DDS器件從根本上來說是用數(shù)字方法產(chǎn)生輸出波形,，因此它可以簡化一些解決方案的架構(gòu),，或者為對波形進行數(shù)字化編程創(chuàng)造條件。盡管通常利用正弦波來解釋DDS的功能和工作原理,，但利用現(xiàn)代DDS IC也可以輕松產(chǎn)生三角波或方波（時鐘）輸出,，由此消除了前一種情況的查找表以及后一種情況的DAC的必要性，因為集成一個簡單而精確的比較器就夠了.

DDS的性能與限制
圖像和包絡(luò)：Sin(x)xx滾降
DAC的實際輸出不是連續(xù)的正弦波,，而是帶有正弦時間包絡(luò)的一系列脈沖,。對應(yīng)的頻譜是一系列圖像和混疊信號。圖像沿sin(x)/x 包絡(luò)分布（見圖3中的|幅度|曲線圖）,。有必要進行濾波,，以抑制目標頻帶之外的頻率，但是不能抑制通帶中出現(xiàn)的高階混疊（例如,，因DAC非線性所致）

奈奎斯特準則 要求,，每個周期至少需要兩個采樣點才能重建所需輸出波形。鏡像響應(yīng)產(chǎn)生于采樣輸出頻率中K f_CLOCK × f_OUT. 在本例中，其中 f_CLOCK = 25 25 MHz且 f_OUT = 5 MHz,，第一和第二鏡頻出現(xiàn)在（見圖3）f_CLOCK × f_OUT, o即20 MHz和30 MHz,。第三和第四鏡頻出現(xiàn)在45 MHz和55 MHz。注意,，sin(x)/x零值出現(xiàn)在采樣頻率的倍數(shù)處,。當(dāng)f_OUT 大于奈奎斯特帶寬 (1/2 f_CLOCK), 時，第一鏡頻將出現(xiàn)于奈奎斯特帶寬之內(nèi),，發(fā)生混疊（例如,，15 MHz的信號將向下混疊至10 MHz）。無法用傳統(tǒng)的奈奎斯特抗混疊濾波器從輸出中濾掉混疊鏡頻

圖3.DDS中的Sin(x)/x滾降,。

在典型的DDS應(yīng)用中,，利用一個低通濾波器來抑制輸出頻譜中鏡頻響應(yīng)的影響。為了使低通濾波器的截止頻率要求保持于合理水平,，并使濾波器設(shè)計保持簡單,，一種可行的做法是利用一個經(jīng)濟的低通輸出濾波器將f_OUT 帶寬限制在f_CLOCK頻率的40%左右.

任何給定鏡頻相對于基波的幅度可用sin(x)/x公式來計算。由于該函數(shù)隨頻率滾降,，因此基本輸出的幅度將與輸出頻率成反比而降低,；在DDS系統(tǒng)中，降低量為DC-奈奎斯特帶寬范圍的–3.92 dB,。

第一鏡頻的幅度較大——基波的3 dB范圍內(nèi),。為了簡化DDS應(yīng)用的濾波要求，必須制定頻率計劃,，并分析鏡頻和sin(x)/x幅度響應(yīng)在f_OUT和f_CLOCK目標頻率下的頻譜要求,。在線互動設(shè)計工具 支持ADI DDS產(chǎn)品系列，可以快速,、輕松地仿真鏡像頻率大小,，并允許用戶選擇鏡像位于目標頻帶之外的頻率。更多有用信息,，請參閱更多信息和有用的鏈接部分.

輸出頻譜中的其他不需要的頻率（如DAC的積分和微分線性誤差,、與DAC相關(guān)的突波能量和時鐘饋通噪聲）不會遵循sin(x)/x滾降響應(yīng)。這些不需要的頻率將以諧波和雜散能量出現(xiàn)在輸出頻譜中的許多地方——但其幅度一般會遠遠低于鏡頻響應(yīng),。DDS器件的一般本底噪聲由基板噪聲,、熱噪聲效應(yīng)、接地耦合和其他信號源耦合等因素累積組合決定,。DDS器件的本底噪聲,、性能雜散和抖動受到電路板布局、電源質(zhì)量以及——最重要的是——輸入?yún)⒖紩r鐘質(zhì)量的深刻影響,。

抖動
完美時鐘源的邊沿將以精確的時間間隔發(fā)生,，而該間隔永遠都不會變化,。當(dāng)然，這是不可能的,；即使最好的振蕩器也是由不理想的元件構(gòu)成，具有噪聲等缺陷,。優(yōu)質(zhì)的低相位噪聲晶體振蕩器的抖動為皮秒級,，而且是從數(shù)百萬個時鐘邊沿累積起來的。導(dǎo)致抖動的因素有熱噪聲,、振蕩器電路不穩(wěn)定以及電源,、接地和輸出連接等帶來的外部干擾等，所有這些因素都會干擾振蕩器的時序特性,。另外,，振蕩器受外部磁場或電場以及附近發(fā)射器的射頻干擾的影響。振蕩器電路中,，一個簡單的放大器,、反相器或緩沖器也都會給信號帶來額外的抖動。

因此,，選擇一個抖動低,、邊沿陡的穩(wěn)定的參考時鐘振蕩器是至關(guān)重要的。較高頻率的基準時鐘允許較大的過采樣,，而且,，通過分頻可以在一定程度上減輕抖動，因為對信號進行分頻將在更長時期產(chǎn)生相同量的抖動,，因而可以降低信號上的抖動的百分比,。

噪聲——包括相位噪聲
采樣系統(tǒng)的噪聲取決于諸多因素，首要因素是參考時鐘抖動,，這種抖動表現(xiàn)為基波信號上的相位噪聲,。在DDS系統(tǒng)中，截斷相位寄存器輸出可能帶來因代碼而異的系統(tǒng)誤差,。二進制字不會導(dǎo)致截斷誤差,。但對于非二進制字，相位噪聲截斷誤差會在頻譜中產(chǎn)生雜散,。雜散的頻率/幅度取決于代碼字,。DAC的量化和線性誤差也會給系統(tǒng)帶來諧波噪聲。時域誤差（如欠沖/過沖和代碼錯誤）都會加重輸出信號的失真.

應(yīng)用
DDS應(yīng)用可以分為兩大類：

• 要求捷變頻率源以進行數(shù)據(jù)編碼和調(diào)制應(yīng)用的通信和雷達系統(tǒng)
• 要求通用頻率合成功能以及可編程調(diào)諧,、掃描和激勵能力的測量,、工業(yè)和光學(xué)應(yīng)用

兩種情況下，都出現(xiàn)了一種走向更高頻譜純度（更低的相位噪聲和更高的無雜散動態(tài)范圍）的趨勢,，同時還存在低功耗和小尺寸的要求,，以適應(yīng)遠程或電池供電設(shè)備的需求,。

調(diào)制/數(shù)據(jù)編碼和同步中的DDS
DDS產(chǎn)品首先出現(xiàn)于雷達和軍事應(yīng)用之中，其部分特性的發(fā)展（性能的提升,、成本和尺寸等）已使DDS技術(shù)在調(diào)制和數(shù)據(jù)編碼應(yīng)用中日漸盛行,。本節(jié)將討論兩種數(shù)據(jù)編碼方案及其在DDS系統(tǒng)中的實現(xiàn)方式

二進制頻移鍵控 (BFSK,或簡稱FSK) 最簡單的數(shù)據(jù)編碼形式之一。數(shù)據(jù)的發(fā)射方式是使一個連續(xù)載波的頻率在兩個離散頻率（一為二進制1,，即傳號,，一為二進制0，即空號）之間變換,。圖4所示為數(shù)據(jù)和發(fā)射信號之間的關(guān)系.

圖4.二進制FSK調(diào)制,。

二進制1和0表示為兩個不同的頻率，分別為f0和f1,。這種編碼方案可以輕松在DDS器件中實現(xiàn),。代表輸出頻率的DDS頻率調(diào)諧字被改變，以從將發(fā)射的1和0產(chǎn)生f0和f1,。在ADI純DDS產(chǎn)品系列中,，至少有兩款器件AD9834 和 AD9838另見附錄），用戶可以簡單地將兩個當(dāng)前FSK頻率調(diào)諧字編程進IC的嵌入式頻率寄存器之中,。要變換輸出頻率,，則須用專用的引腳FSELECT選擇含有相應(yīng)調(diào)諧字的寄存器（見圖5）

圖5.利用AD9834或AD9838 DDS的調(diào)諧字選擇器實現(xiàn)FSK編碼。

相移鍵控(PSK) 是另一種簡單的數(shù)據(jù)編碼形式,。在PSK中,，載波的頻率保持不變，通過改變發(fā)射信號的相位來傳遞信息,?？梢岳枚喾N方案來實現(xiàn)PSK。最簡單的方法通常稱為二進制PSK（即BPSK）,，只采用兩個信號相位：0°（邏輯1）和180°（邏輯0）,。各位的狀態(tài)取決于前一位的狀態(tài)。如果波的相位不變,，則信號狀態(tài)將保持不變（低或高）,。如果波的相位改變180°，即相位反轉(zhuǎn),，則信號狀態(tài)將改變（低變?yōu)楦?，或高變?yōu)榈停SK編碼可以輕松在DDS產(chǎn)品中實現(xiàn),，因為多數(shù)器件都有一個獨立的輸入寄存器（相位寄存器）,，可以加載相位值。該值被直接添加到載波的相位,，而不改變其頻率,。更改該寄存器的內(nèi)容將調(diào)制載波的相位,，結(jié)果產(chǎn)生一個PSK輸出。對于要求高速調(diào)制的應(yīng)用,，內(nèi)置相位寄存器對的AD9834和AD9838允許其PSELECT引腳上的信號在預(yù)加載的相位寄存器之間變換,，以根據(jù)需要調(diào)制載波。

更復(fù)雜的PSK采用四個或八個波相位,。這樣,，每當(dāng)相位發(fā)生變化時，二進制數(shù)據(jù)的傳輸速率將高于BPSK調(diào)制,。在四相位調(diào)制 (正交 PSK),中,，可能的相位角度為0°, +90°, −90°, 和 +180°;每次相位變換可能代表兩個信號因子AD9830,AD9831, AD9832, 和 AD9835 提供四個相位寄存器,，通過連續(xù)更新寄存器的不同相位偏移,，可以實現(xiàn)復(fù)雜的相位調(diào)制方案.

以同步模式利用多個DDS元件實現(xiàn)I/Q功能
許多應(yīng)用要求產(chǎn)生兩個或兩個以上具有已知相位關(guān)系的正弦波或方波信號。一個常見的例子是同相和正交調(diào)制(I/Q),，在這種技術(shù)中,，在0°和90°相位角度從載波頻率獲得信號信息?？梢杂孟嗤脑磿r鐘來運行兩個單獨的DDS元件,，以輸出可以直接控制和操作其相位關(guān)系的信號。在圖6中,，用一個基準時鐘對AD9838器件編程,；相同的RESET引腳用于更新兩個器件。這樣,，可以實現(xiàn)簡單的I/Q調(diào)制

RESET必須在上電后以及向DDS傳輸任何數(shù)據(jù)之前初始化,。結(jié)果可將DDS輸出置于已知相位，使其成為共同的參考角度,，以便同步多個DDS器件,。當(dāng)新數(shù)據(jù)被同時送至多個DDS器件時，DDS之間可以保持相關(guān)相位關(guān)系,，或者通過相位偏移寄存器可以預(yù)測性調(diào)整多個DDS之間的相對相位偏移,。AD983x系列DDS產(chǎn)品擁有12位相位分辨率，有效分辨率為0.1°,。

圖6.同步兩個DDS元件,。

有關(guān)同步多個DDS器件的更多信息，請參閱應(yīng)用筆記AN-605 同步多個基于DDS的頻率合成器AD9852.

網(wǎng)絡(luò)分析
電子世界中的諸多應(yīng)用都需要收集和解碼來自網(wǎng)絡(luò)的數(shù)據(jù),，例如模擬測量和光學(xué)通信系統(tǒng),。正常情況下，系統(tǒng)分析要求是為了以幅度和相位已知的頻率模擬電路或系統(tǒng),，并分析通過系統(tǒng)的響應(yīng)信號的特性.

對響應(yīng)信號收集的信息用于確定關(guān)鍵系統(tǒng)信息,。測試網(wǎng)絡(luò)的范圍（見圖7）可能非常寬泛,，包括電纜完整性測試、生物醫(yī)學(xué)傳感和流速測量系統(tǒng),。無論何時,，只要基本要求是產(chǎn)生基于頻率的信號并將響應(yīng)信號的相位和幅度與原始信號進行比較，或者是要通過系統(tǒng)激勵一系列頻率,，或者要求具有不同相位關(guān)系（如具有I/Q功能的系統(tǒng)中）的測試信號,，則可利用直接數(shù)字頻率合成IC，方便,、優(yōu)雅地通過軟件以數(shù)字方式控制激勵頻率和相位,。

圖7.利用頻率激勵的典型網(wǎng)絡(luò)分析架構(gòu)。

電纜完整性/損耗測量
纜完整性測量是一種非介入式電纜分析方法,，廣泛用于飛機布線,、局域網(wǎng)(LAN)和電話線路等應(yīng)用之中。確定性能的一種方式是看通過電纜時損耗了多少信號,。通過注入頻率和幅度已知的信號,，用戶可以在電纜遠端測量幅度和相位，由此算出電纜衰減,。直流電阻和特性阻抗等參數(shù)將影響具體電纜的衰減,。其結(jié)果通常表示為在整個測試頻率范圍內(nèi)低于信號源的(0 dB)分貝數(shù)。目標頻率取決于電纜類型,。DDS器件因具有產(chǎn)生寬范圍頻率的能力,，所以可以用作具有必要頻率分辨率的激勵。

流量計
一種相關(guān)應(yīng)用是對管道中的水,、其他液體和氣體進行流量分析,。一個例子是超聲流量測量，其工作原理是相移原則,，如圖8所示,。基本而言,，從有液體流動的通道的一端發(fā)射信號,，同時在另一端放置一個傳感器以測量相位響應(yīng)（取決于流速）。這種技術(shù)存在多種變化,。測試頻率取決于測量的物質(zhì),；一般而言，往往在一系列頻率范圍內(nèi)發(fā)射輸出信號,。DDS具有無縫設(shè)置和更改頻率的靈活性

圖8.超聲流量計,。

更多信息和有用的鏈接
互動式設(shè)計工具
它是什么？它是DDS的在線互動式設(shè)計工具,，是在給定參考時鐘和目標輸出頻率和/或相位時用于選擇調(diào)諧字的輔助工具,。該工具的編程計算結(jié)果給出了調(diào)諧字和其他配置位,，供對器件串行接口編程時使用。在應(yīng)用外部重構(gòu)濾波器之后,，可以顯示選定參考時鐘和輸出頻率的理想輸出諧波,。ADI設(shè)計工具的鏈接可以在互動式設(shè)計工具主頁上找到AD9834設(shè)計工具即是例子之一.

評估套件
AD983x系列產(chǎn)品配備功能完善的評估套件，并配有原理圖和布局指南,。借助評估套件中提供的軟件,，用戶可以輕松對器件進行編程、配置和測試（見圖9）

圖9.AD9838評估軟件接口,。

其他有用的DDS信號可以在DDS網(wǎng)站上找到.

另請參閱:

Murphy, Eva and Colm Slattery. “直接數(shù)字頻率合成全攻略.” Ask The Applications Engineer—33. 應(yīng)用工程師問答—33,。模擬對話。2004年第38卷第3期: 8–12.

數(shù)字信號合成技術(shù)教程. 1999. Analog Devices, Inc. (Return to DDS Performance)

附錄
AD9838簡介:AD9838 DDS的功能框圖如圖10所示,。該器件采用細線CMOS工藝制成,，是一款超低功耗(11 mW)的純DDS。28位的頻率寄存器支持0.06 Hz頻率分辨率和16 MHz時鐘,，以及0.02 Hz頻率分辨率和5 MHz時鐘,。相位和頻率調(diào)制通過片內(nèi)寄存器利用軟件或引腳選擇來配置,。該器件具有−68 dBc寬帶和−97 dBc窄帶SFDR,，工作溫度范圍為–40°C至+125°C擴展溫度范圍。器件采用小型4 mm × 4 mm,、20引腳LFCSP（引腳架構(gòu)芯片級）封裝.

圖10.AD9838 DDS的功能框圖,。