《電子技術(shù)應用》
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TD-LTE系統(tǒng)中基于FPGA的解調(diào)與解擾的仿真和實現(xiàn)
來源：電子技術(shù)應用2013年第5期
何登平，江曹勇，李小文,，步清明
重慶郵電大學 重慶市移動通信技術(shù)重點實驗室,，重慶400065
摘要： 基于FPGA實現(xiàn)TD-LTE系統(tǒng)中的解調(diào)與解擾。包括解調(diào)與解擾的介紹、max-log-map算法的介紹、方案的構(gòu)成、FPGA實現(xiàn)流程以及實現(xiàn)結(jié)果分析,。在Virtex-6芯片上進行了仿真、綜合,、板級驗證,。實現(xiàn)結(jié)果表明，該解調(diào)與解擾算法應用到TD-LTE射頻一致性測試儀表中具有良好的高效性和可靠性,。
中圖分類號： TN929.5
文獻標識碼： A
文章編號： 0258-7998(2013)05-0022-03
Realization and simulation of demodulation and descramble in TD-LTE system based on FPGA
He Dengping,，Jiang Caoyong，Li Xiaowen,，Bu QingmingChongqing Key Lab of Mobile Communications,，Chongqing University of Posts and Telecommunications，Chongqing 400065,，China
Chongqing Key Lab of Mobile Communications,，Chongqing University of Posts and Telecommunications，Chongqing 400065,，China
Abstract： This paper mainly realizes demodulation and descramble in TD-LTE system. It includes the introduction of demodulation and descramble,，max-log-map algorithm,，projects form，the process of FPGA implementation and the results analysis. Then it finishes simulation, synthesis and verification of board on Virtex-6.The results show that this algorithm of demodulation and descramble have a high effectively and good reliability to TD-LTE RF conformance testing instrument.
Key words : FPGA implementation,；TD-LTE system,；demodulation and descramble；max-log-map algorithm

    LTE系統(tǒng)將最大系統(tǒng)帶寬從5 MHz擴展到20 MHz,，能夠在20 MHz帶寬內(nèi)實現(xiàn)50 Mb/s上行瞬間峰值速率和100 Mb/s下行瞬間峰值速率[1],。

    為了提高數(shù)據(jù)的傳輸速率和系統(tǒng)的吞吐量，采用正交振幅調(diào)制技術(shù)[2],，在LTE系統(tǒng)中主要有QPSK,、16QAM、64QAM三種調(diào)制方案,。在解調(diào)與解擾模塊之后要進行解信道交織,，從而得到數(shù)據(jù)信息、ACK信息,、RI信息和CQI信息[3],。之后就要對各個信息進行譯碼。為了保證譯碼的可靠行,，在解調(diào)時使用軟解調(diào)的方式,，采用一種低復雜度的max-log-map算法進行解調(diào)。最后再進行解擾,，從而能夠滿足LTE系統(tǒng)對譯碼性能的要求，使譯碼的數(shù)據(jù)更加可靠,。
    FPGA芯片內(nèi)部有豐富的LUT資源和大量的固核資源,，其處理過程是并行的，在使用FPGA進行解調(diào)與解擾時能夠充分發(fā)揮其內(nèi)在的優(yōu)勢,。在Virtex-6芯片進行板級驗證,，對結(jié)果進行分析可知，在FPGA中對解調(diào)與解擾的處理速度更快,，可靠性更高,。


2 解調(diào)與解擾在FPGA中的實現(xiàn)
    由于解調(diào)與解擾的數(shù)據(jù)來自于解傳輸預編碼之后的數(shù)據(jù)，所以在實現(xiàn)時,，解完預編碼之后才能進行解調(diào)和解擾,。在PUSCH信道中一個子幀含有14個OFDM符號，其中本地參考信號要占用2個OFDM符號,，由于本地參考信號不參與解調(diào)與解擾過程,，所以對一個子幀只需要做12次解調(diào)與解擾。解預編碼模塊以后要給解調(diào)模塊一個標志位,，作為解調(diào)模塊的開始,；同樣,，對于解調(diào)模塊在做完解調(diào)以后也要給解擾模塊一個標志位，作為解擾模塊的開始,。這樣,，各個模塊才能協(xié)調(diào)統(tǒng)一地完成解調(diào)與解擾過程。同時,，也能夠體現(xiàn)FPGA的并行處理的過程,，上面的流程看似是順序的過程，實際上是并行處理的過程,，因為要做12個OFDM符號,，在每次處理解擾的過程中，都可以同時處理下一個OFDM符號的解調(diào)過程,。因此基于FPGA實現(xiàn)時速度能夠得到極大的提高,，更能夠滿足TD_LTE系統(tǒng)性能的要求。
    本文針對上行共享信道QPSK的解調(diào)進行分析,，對16QAM以及64QAM的處理過程相類似,。使用軟解調(diào)的方式，采用max-lop-map算法,，由于在FPGA中處理的數(shù)據(jù)都是經(jīng)過量化的,，所以預編碼的輸出都是32 bit的數(shù)據(jù)，其中高16位為數(shù)據(jù)的實部,，低16位為數(shù)據(jù)的虛部,。QPSK的max-log-map表達式如式(5)所示。其中在解調(diào)模塊中d要進行Q15的量化,。然后分別對數(shù)據(jù)的實部和虛部同時乘以4d,，在做乘法時使用FPGA內(nèi)部的固核DSP48乘法器，同時對于進入乘法器的兩路數(shù)據(jù)和輸入數(shù)據(jù)都要緩存一個時鐘周期,，從而使數(shù)據(jù)的可靠性和穩(wěn)定性得到保證,。在FPGA中實現(xiàn)乘以-1是把DSP48輸出的數(shù)據(jù)進行取反加一。對每個數(shù)據(jù)的實部和虛部都是同時進行乘法,，這樣做處理速度也能夠提高,。處理完以后把實部和虛部分開存儲在一個深度為2 400、位寬為16 bit的雙端口RAM中,。等到一個OFDM符號處理完成以后就給解擾模塊一個標志位,，作為解擾模塊的開始。
    解擾模塊也是針對上行共享信道進行分析,，其他信道的解擾過程相類似,。在解擾模塊實現(xiàn)中，首先產(chǎn)生偽隨機序列,，根據(jù)高層配置的子幀號,、小區(qū)ID等信息,，再由上面的遞推公式(8)和(9)，一直遞推到x1(1 600),，x2(1 600),，從而可以求得c(0)；再依次遞推,，求得c(0),，c(1)，…,，c(28 799),。把這些偽隨機序列數(shù)據(jù)存儲在一個深度為28 800、位寬為1 bit的RAM中,，在遞推算法中每次都能夠遞推出32個偽隨機數(shù),。這樣隨機序列產(chǎn)生的速度也很快，從而保證了解擾的處理速度,。每次要做解擾時都可以從這個RAM中取出數(shù)據(jù),。同時，在收到解調(diào)模塊的標志位時就開始進行解擾過程,，其本質(zhì)也就是根據(jù)偽隨機序列再進行一次加擾,，在c(i)為1時就對解調(diào)模塊的數(shù)據(jù)進行取反加一，在c(i)為0時使解擾的數(shù)據(jù)保持不變,。在整個解調(diào)與解擾設計過程中每個OFDM符號都要進行解擾,，所以每次做完解調(diào)與解擾后的數(shù)據(jù)都放在一個RAM中，從而使設計更加模塊化,，且更加靈活,，對于代碼的維護和不同芯片之間的移植也更加方便。圖1為解調(diào)解擾模塊設計總體框架圖,。
3 FPGA仿真與實現(xiàn)結(jié)果分析
    圖2、圖3分別是解調(diào)模塊Modelsim仿真圖和基于Virtex-6板級實現(xiàn)的Chipscope截圖,。在實現(xiàn)時,，芯片外部提供的時鐘是200 MHz的差分時鐘，這個時鐘連接到FPGA的數(shù)字時鐘管理模塊(DCM)并倍頻到300 MHz,，以保證時鐘的穩(wěn)定性和可靠性,。其中flag_from_idft來自解預編碼模塊，其為高電平時表明預編碼模塊處理完成,，可以進行計算解調(diào)模塊了,。這時解調(diào)模塊就通過addr_to_idft地址信號發(fā)送給解預編碼模塊，此時存儲在RAM中的預編碼數(shù)據(jù)通過data_to_demodulation數(shù)據(jù)線傳給解調(diào)模塊,。之后解調(diào)模塊按照上面的分析過程進行計算,，在處理完數(shù)據(jù)時拉高wea_modulate和web_modulate信號存儲數(shù)據(jù),，在做完解調(diào)模塊時拉高flag_to_scrable，在解擾模塊收到這個標志位時就可以進行解擾模塊的處理了,。
    圖4,、圖5分別是解擾模塊Modelsim仿真圖和基于Virtex-6板級實現(xiàn)的Chipscope截圖。在解擾模塊中,，收到flag_from_demodulate信號為高電平時就進行解擾過程的處理,。其中data_from_demodulate是來自以上解調(diào)模塊處理完的數(shù)據(jù)，data_from_random是來自偽隨機序列產(chǎn)生模塊產(chǎn)生的數(shù)據(jù),。根據(jù)產(chǎn)生的隨機序列進行解擾處理,，最后把處理后的數(shù)據(jù)dina_scramble也存儲在一個雙端口的RAM中，這樣使得各個模塊之間的獨立性更強,，也便于給需要此數(shù)據(jù)的不同模塊提供數(shù)據(jù),。從FPGA的仿真圖和實現(xiàn)圖中可以看出，實現(xiàn)過程和仿真過程完全一致,，從而保證了代碼的可靠行,。

 

 

4 結(jié)論及分析
    解調(diào)與解擾算法的Verliog[5，6]程序已通過Xilinx ISE13.4的編譯,、仿真驗證及板級驗證,。其結(jié)果和理論值一致，其精確度可以滿足TD_LTE射頻一致性測試儀表項目的要求,。在FPGA中速度和面積總是相矛盾,，在追求速度的同時，也要考慮芯片資源的問題,。在資源充足的情況下,，可以采用多級流水線的結(jié)構(gòu)和并行運算來提高速度。本文采用此方法極大地提高了處理速度,，三種調(diào)制與解擾處理的周期數(shù)如表1所示,。可以看到,，在FPGA(Virtex-6芯片)中的處理速度非?？欤瑸楹竺孀g碼工作節(jié)省了更多時間,，更能夠滿足項目上的要求,，故該方案已應用于國家重大科技專項“TD-LTE射頻一致性測試儀表”的開發(fā)中。

參考文獻
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