雷達(dá)信號(hào)源是現(xiàn)代雷達(dá)系統(tǒng)的核心部分,。隨著電子信息技術(shù)的發(fā)展，雷達(dá)系統(tǒng)對(duì)雷達(dá)信號(hào)源的要求越來(lái)越高[1],。

    本文基于軟件無(wú)線電的思想和直接數(shù)字頻率合成的基本原理,，采用Xilinx公司的Virtex-5系列XC5VLX70T FPGA，在此器件中實(shí)現(xiàn)相位累加,、波形查找表,、PCI9054的接口設(shè)計(jì),、數(shù)/模轉(zhuǎn)換芯片AD9737的寄存器配置以及一些邏輯控制。使用Verilog HDL硬件描述語(yǔ)言在ISE開(kāi)發(fā)環(huán)境中進(jìn)行設(shè)計(jì),，完成了硬件設(shè)計(jì),、仿真、綜合,、測(cè)試的整個(gè)流程，并可以根據(jù)實(shí)際需要靈活修改,。此方法不但提高了設(shè)計(jì)效率,，而且使系統(tǒng)具有設(shè)計(jì)靈活、實(shí)現(xiàn)簡(jiǎn)單,、性能穩(wěn)定的特點(diǎn),，所產(chǎn)生的雷達(dá)信號(hào)具有分辨率高、相位連續(xù)可調(diào)等優(yōu)點(diǎn),，能夠滿足現(xiàn)代雷達(dá)系統(tǒng)的要求,。
1 DDS的基本原理
    DDS的原理框圖如圖1所示。它主要由參考頻率源,、相位累加器,、波形存儲(chǔ)器(ROM)、數(shù)/模轉(zhuǎn)換器(DAC)和低通濾波器等組成,。DDS的實(shí)質(zhì)是利用采樣定理,，通過(guò)相位對(duì)ROM查表產(chǎn)生波形。DDS的核心部分是相位累加器,，它是N位全加器,，對(duì)輸入的頻率控制字進(jìn)行累加運(yùn)算。

    設(shè)參考時(shí)鐘為fc,，頻率控制字為k,，相位累加器字長(zhǎng)為N，波形存儲(chǔ)器（ROM）里存放2N個(gè)數(shù)據(jù)（一個(gè)周期）,。其工作過(guò)程：在參考時(shí)鐘fc的驅(qū)動(dòng)下,，相位累加器以步長(zhǎng)k做累加操作，得到相位對(duì)ROM尋址,，使之輸出相應(yīng)的幅度碼,，再經(jīng)過(guò)數(shù)/模轉(zhuǎn)換器得到輸出波形[1-4]。
 
2 雷達(dá)中頻信號(hào)源系統(tǒng)方案設(shè)計(jì)
    基于FPGA的雷達(dá)中頻信號(hào)源的系統(tǒng)框圖如圖2所示,。系統(tǒng)主要由CPCI單板計(jì)算機(jī),、PCI9054芯片、Xilinx FPGA,、數(shù)/模轉(zhuǎn)換器AD9737,、低通濾波器和時(shí)鐘電路組成。系統(tǒng)工作時(shí)，由CPCI計(jì)算機(jī)完成人機(jī)交互控制,，通過(guò)PCI9054總線接口與FPGA進(jìn)行通信,，寫(xiě)入信號(hào)參數(shù)；在FPGA中實(shí)現(xiàn)DDS的模擬,，并根據(jù)設(shè)置的參數(shù)產(chǎn)生相應(yīng)的數(shù)字波形,；由數(shù)/模轉(zhuǎn)換芯片AD9737將數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)，經(jīng)低通濾波器后輸出雷達(dá)中頻信號(hào),。

2.1 系統(tǒng)信號(hào)處理流程
    如圖3所示,，通過(guò)計(jì)算機(jī)軟件接口界面，由用戶向單板計(jì)算機(jī)輸入信號(hào)載頻,、輸出功率,、信號(hào)類(lèi)型、脈沖重復(fù)時(shí)間(PRT),、脈沖寬度（PW）以及其他信號(hào)波形數(shù)據(jù)和特性參數(shù),，并通過(guò)PCI9054總線發(fā)送至系統(tǒng)的各個(gè)工作模塊。

    控制軟件根據(jù)用戶發(fā)出的操作指令,，運(yùn)用信息控制字,、命令控制字和信號(hào)設(shè)置參數(shù)對(duì)系統(tǒng)中的各個(gè)模塊參數(shù)進(jìn)行設(shè)置，并在信號(hào)產(chǎn)生的過(guò)程中進(jìn)行過(guò)程控制,。
    完成數(shù)據(jù)傳輸?shù)娜蝿?wù)后,，由控制邏輯對(duì)各個(gè)波形產(chǎn)生器和DDS進(jìn)行初始化。各個(gè)波形產(chǎn)生器單元根據(jù)輸入的信號(hào)數(shù)據(jù)參數(shù)對(duì)波形產(chǎn)生過(guò)程中相關(guān)的計(jì)算變量進(jìn)行設(shè)置,。初始化完成后由控制邏輯將當(dāng)前狀態(tài)信息返回至單板計(jì)算機(jī),。
    完成初始化任務(wù)后，控制邏輯根據(jù)消息控制字的內(nèi)容,，對(duì)各個(gè)信號(hào)波形產(chǎn)生器的產(chǎn)生過(guò)程進(jìn)行控制,，然后由DDS產(chǎn)生雷達(dá)數(shù)字信號(hào)，經(jīng)AD9737轉(zhuǎn)換成模擬信號(hào)后輸出,。
    本系統(tǒng)各指標(biāo)要求：信號(hào)頻率范圍：0~400 MHz,；頻率分辨率：≤10 kHz；脈沖寬度：50 ns~400 ?滋s,；脈沖重復(fù)間隔：4 ?滋s~10 ms,；AD9737采樣頻率：1 Gb/s；ROM存儲(chǔ)數(shù)據(jù)：11 bit偏移二進(jìn)制碼,；輸出信號(hào)類(lèi)型：連續(xù)波,、重頻參差抖動(dòng)、頻率捷變,、二相編碼,、線性調(diào)頻,。
2.2 DDS模塊設(shè)計(jì)
    由FPGA實(shí)現(xiàn)DDS模塊，其結(jié)構(gòu)如圖4所示,，由頻率累加器,、相位累加器、相位偏移累加器,、波形存儲(chǔ)器(ROM)和相位選擇開(kāi)關(guān)等部分組成,。其中，頻率累加器用于產(chǎn)生線性調(diào)頻信號(hào)時(shí)控制頻率增量,；相位累加器與普通的DDS一樣,，輸入頻率控制字，輸出的數(shù)據(jù)就是合成信號(hào)的相位,，相位累加器的溢出頻率即為DDS輸出信號(hào)的頻率[3]；相位偏移累加器用于產(chǎn)生BPSK信號(hào),，其相位偏移有0和?仔兩種,；用前面部分產(chǎn)生的數(shù)據(jù)作為波形存儲(chǔ)器(ROM)的相位取樣地址，這樣就可以把存儲(chǔ)在ROM中的波形抽樣值經(jīng)查找表查出,，完成相位到幅值的轉(zhuǎn)換,；脈沖重復(fù)時(shí)間(PRT)和脈寬(PW)信號(hào)輸入到脈沖調(diào)制器，輸出信號(hào)與ROM輸出波形相乘即產(chǎn)生了重頻調(diào)制信號(hào),。

2.3 ROM模塊的設(shè)計(jì)與優(yōu)化
    Xilinx公司的Virtex-5系列FPGA提供了Block ROM的IP核,，使用存儲(chǔ)器初始化（.coe）對(duì)ROM進(jìn)行初始化，在上電后使其內(nèi)容保持不變,，即實(shí)現(xiàn)ROM功能,。
    首先確定所存儲(chǔ)正弦波的量化位寬，方案所選的D/A芯片AD9737提供11 bit量化位寬,。為保證D/A的量化精度,，在資源允許的前提下，ROM存儲(chǔ)器中所存儲(chǔ)數(shù)據(jù)應(yīng)與D/A芯片量化位寬相對(duì)應(yīng),。
    FPGA芯片中塊存儲(chǔ)器資源寶貴,，因而需要壓縮ROM容量。根據(jù)正弦波的奇偶對(duì)稱性和周期性,，可只存四分之一周期的正弦波數(shù)據(jù),。此時(shí)，相位累加器輸出相位碼的前兩位為象限信息,，“00”為第I象限,，“01”為第II象限，“10”為第III象限,，“11”為第IV象限,。相位碼中首位為極性標(biāo)識(shí),，“0”為正極性，“1”為負(fù)極性[1],。
2.4 并/串轉(zhuǎn)換
    本方案直接產(chǎn)生雷達(dá)中頻信號(hào),，輸出模擬信號(hào)頻率最高可達(dá)400 MHz，AD采樣頻率為1 GHz,。而Virtex-5系列XC5VLX70T FPGA最高工作頻率為550 MHz[1],，根據(jù)并/串轉(zhuǎn)換的思想，利用面積換取速度,，設(shè)計(jì)4個(gè)并行ROM模塊[5],，如圖5所示。

    數(shù)/模轉(zhuǎn)換芯片的時(shí)鐘為1 GHz,，它由FPGA內(nèi)部Rocket I/O硬核提供,。它采用CML、CDR,、線路編碼和預(yù)加重等技術(shù),，可極大減小時(shí)鐘扭曲，最高速率可達(dá)10 Gb/s以上[2],。設(shè)置時(shí),，輸入端置入8 bit“10101010”序列，碼率為2 Gb/s,，即可得到1 GHz的精準(zhǔn)時(shí)鐘,。
3 雷達(dá)各體制信號(hào)的產(chǎn)生方法及仿真
    連續(xù)波信號(hào)的產(chǎn)生原理比較簡(jiǎn)單，這里不做敘述,。下面講述固定重頻,、重頻抖動(dòng)、線性調(diào)頻,、頻率和二相編碼等雷達(dá)信號(hào)的實(shí)現(xiàn)方法,，并給出ModelSim的仿真結(jié)果[6]。
    (1)固定重頻雷達(dá)信號(hào)及重頻抖動(dòng)雷達(dá)信號(hào)
    固定重頻雷達(dá)信號(hào)是在連續(xù)波信號(hào)的基礎(chǔ)上加入重頻調(diào)制信息,，輸入PRT和PW參數(shù)到脈沖調(diào)制器產(chǎn)生脈沖信號(hào),，再與連續(xù)波相乘得到[7]。圖6所示為固定重頻雷達(dá)信號(hào),。

    重頻抖動(dòng)雷達(dá)信號(hào)與固定重頻雷達(dá)信號(hào)相比,，其PRI發(fā)生了隨機(jī)性的變化。這里采用偽隨機(jī)M序列的方法,，利用5位移位寄存器實(shí)現(xiàn)從+12.5%到-12.5%的PRI抖動(dòng),。偽隨機(jī)噪聲碼產(chǎn)生的原理圖如圖7所示。

    (2)線性調(diào)頻雷達(dá)信號(hào)
    LFM信號(hào)的時(shí)間與頻率之間存在線性關(guān)系[7],。在普通DDS前面加一級(jí)頻率累加器,，輸入頻率增量字,，改變頻率控制字，從而可以改變輸出信號(hào)的頻率,。本設(shè)計(jì)設(shè)置的頻率增量字為一固定值,，輸出信號(hào)為線性調(diào)頻信號(hào)，如圖8所示,。當(dāng)然,，如果頻率增量是一個(gè)變化的值，則輸出信號(hào)即為非線性調(diào)頻信號(hào),。

    (3)相位編碼雷達(dá)信號(hào)
    在DDS模塊后加上相位偏移器和相位開(kāi)關(guān),。相位偏移量有0和π兩種。輸入bpsk碼字到相位開(kāi)關(guān),，當(dāng)碼元為0時(shí),，產(chǎn)生π的相位偏移量；當(dāng)碼元為1時(shí),，產(chǎn)生0的相位偏移量,，即相位保持不變。圖9所示為4 bit二相編碼雷達(dá)信號(hào)的仿真結(jié)果,，其碼字為1100。
    (4)頻率捷變雷達(dá)信號(hào)
    頻率捷變信號(hào)與常規(guī)雷達(dá)信號(hào)相比,，其頻率發(fā)生了變化,，其他參數(shù)不變[7]。本方案基于狀態(tài)機(jī)實(shí)現(xiàn)脈組捷變,，利用狀態(tài)的變化控制頻率控制字的變化,，即在一組脈沖周期內(nèi)為一個(gè)頻率控制字，另一組脈沖周期內(nèi)為另外一個(gè)頻率控制字,。圖10所示為二組頻率捷變雷達(dá)信號(hào),。
    本文基于FPGA，在DDS原理基礎(chǔ)上加以改進(jìn),，在ISE軟件環(huán)境下,，利用 Verilog HDL語(yǔ)言編程實(shí)現(xiàn)了連續(xù)波、重頻參差抖動(dòng),、頻率捷變,、線性調(diào)頻以及相位編碼等雷達(dá)信號(hào)波形，經(jīng)下載至Virtex-5 XC5VLX70T芯片實(shí)驗(yàn)測(cè)試后驗(yàn)證方案可行,，且效果良好,。此設(shè)計(jì)方案與專(zhuān)用DDS芯片相比，電路更簡(jiǎn)單,，成本較低,，開(kāi)發(fā)周期短,，且所產(chǎn)生的信號(hào)種類(lèi)多，波形質(zhì)量較好,。
參考文獻(xiàn)
[1] 項(xiàng)圣文.DDS雷達(dá)信號(hào)源的性能分析和改進(jìn)[D].西安：西安電子科技大學(xué),，2006.
[2] 徐文波，田耘.XILINX FPGA開(kāi)發(fā)實(shí)用教程[M].北京：清華大學(xué)出版社,，2012.
[3] 熊培蕾,，張劍云，劉春泉.FPGA在雷達(dá)信號(hào)模擬器中的應(yīng)用[J].微型機(jī)及應(yīng)用,，2010,，29(6)：10-12.
[4] 陳亞軍，陳隆道.基于Verilog HDL的信號(hào)發(fā)生器的設(shè)計(jì)[J]. 電子器件,，2011,，34(5)：525-528.
[5] 王錳，呂衛(wèi)祥.基于高速D/A AD9739的寬帶信號(hào)產(chǎn)生[J].雷達(dá)與對(duì)抗,，2011,，31(4)：55-58.
[6] 夏宇聞.Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程(第二版)[M].北京：北京航空航天大學(xué)出版社，2008.
[7] 張明友,，汪學(xué)剛.雷達(dá)系統(tǒng)[M].北京：電子工業(yè)出版社,，2006.