圖1：用于降低SDR功耗的一種真正的整體方法要采用來自每一個象限的多種技術(shù)。
有許多方法可以用來降低FPGA中的靜態(tài)或動態(tài)功耗,，其中許多方法不是可以同時應(yīng)用的,。一些降低靜態(tài)功耗的方法包括三極柵氧化層電源門控" title="電源門控">電源門控。
利用三極柵氧化層,，硅供應(yīng)商在晶體管上覆蓋一層氧化層以減少泄漏,；覆蓋層越厚，泄漏就越小,。性能保持平衡,。在內(nèi)核中需要性能的地方，常見的就是采用薄的氧化層,；而對于驅(qū)動較高電壓的I/O,，要采用厚的氧化層。在不需要最大性能的地方,，如配置SRAM,，附加的中間氧化層可以極大地降低泄漏。利用這種技術(shù)的FPGA的例子包括賽靈思的Virtex-4 和 Virtex-5系列,。

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圖2：帶有功率測量值的基于模型設(shè)計流程可以簡化對波形劃分的決策,。
當(dāng)FPGA模塊未被使用時，電源門控涉及晶體管的使用以降低待機泄漏,。這種技術(shù)的一個例子可以在低功耗睡眠模式中看到。例如,，如果在一個FPGA中的所有模塊都被電源門控,，該器件就消耗非常小的靜態(tài)功耗。在這種情形下，平衡的是FPGA的配置的損耗,，以便該器件在喚醒過程期間被完全地重配置,，這個過程可能要花幾毫秒。另一方面,，除了那些具有配置的模塊(比如配置存儲器)之外,，如果所有的模塊都被電源門控，那么,，F(xiàn)PGA的狀態(tài)就被保持住了,。盡管喚醒時間被極大地縮短了，但是,，所節(jié)省的功率遠遠不如當(dāng)所有模塊都被電源門控時那樣顯著,。賽靈思的Spartan-3A系列的FPGA支持兩種類型的電源門控。
動態(tài)功耗是功率等式的另外一部分,。降低動態(tài)功耗的方法包括處理器集成,、專用IP模塊和時鐘門控。
對于具有嵌入式GPP和DSP引擎的平臺FPGA來說,，處理器集成是非常有用的,。通過采用嵌入式GPP，而不是離散的GPP,，就不必驅(qū)動數(shù)據(jù)從FPGA跨越外部I/O線到GPP(跨越外部I/O線通常消耗大量的功率),，從而節(jié)省功率。Virtex-4 FX器件就是平臺FPGA的一個例子,。
讓專用IP模塊來執(zhí)行某些常見的函數(shù)可以極大地降低動態(tài)功耗而對靈活性卻沒有重大影響,。一個例子就是讓FPGA中的專用引擎執(zhí)行乘法——累加函數(shù)。與采用邏輯電路實現(xiàn)的方案相比,，這種專用IP模塊能夠以高得多的性能執(zhí)行那個函數(shù)并省電85%以上,。Virtex-5器件具有包括DSP引擎、Ethernet MAC和PCI Express端點在內(nèi)的許多專用模塊,，使得其可以以較低的功耗提供先進的功能,。
時鐘門控技術(shù)采用電路來關(guān)閉不用的FPGA模塊的時鐘，因而把那些模塊的功耗降低到泄漏電流的數(shù)量,。如Virtex-4和Virtex-5這樣的FPGA就是支持這種性能的最好范例,。。
因為降低靜態(tài)和動態(tài)功耗都是至關(guān)重要的,，從硬件對兩者的影響來看,，最強有力的方法就是進一步降低電源電壓。最佳的例子之一就是進一步降低內(nèi)核電壓,。處理器件隨著它們向下一代工藝節(jié)點轉(zhuǎn)移(也就是從90nm向65nm轉(zhuǎn)移)而趨向受益于較低的電壓,。例如,，65 nm Virtex-5 FPGA的內(nèi)核電壓是1.0V，比工作于1.2V的90 nm Virtex-4 FPGA低17%,，比工作于1.5V的130 nm Virtex-II FPGA低33%,。這就是采用大多數(shù)當(dāng)前器件的好處之一。較低的內(nèi)核電壓對靜態(tài)和動態(tài)功耗兩者都有重大影響,，因為泄漏與電壓呈指數(shù)關(guān)系,，而動態(tài)功耗與電壓呈二次方的關(guān)系。因此,，Virtex-5器件比Virtex-4 FPGA的靜態(tài)和動態(tài)功耗平均低30%以上,。
上面我們討論了降低SDR中功耗的若干硬件方法，這些方法都重要,，但是,，感覺像缺少了一些內(nèi)容。畢竟,，這不是被稱為軟件定義的無線電嗎,？盡管設(shè)計工程師" title="設(shè)計工程師">設(shè)計工程師愿意對硬件提供商談關(guān)于降低它們的器件功耗的問題，但是,，現(xiàn)實是許多所謂的“硬件公司”擁有的軟件工程師比硬件工程師要多,。確實，這似乎預(yù)示著降低功耗不僅僅是硬件的事情,。
用一種更為整體的方法來降低功耗
是的,！的確存在真正最優(yōu)化SDR功耗的方法，設(shè)計工程師需要一種把硬件和編程技術(shù)兩者結(jié)合起來的更為整體的方法,。一種無效執(zhí)行的波形可能對SDR的功耗造成巨大的負面影響,，不論硬件設(shè)計有多么好！設(shè)計工程師可以采用許多技術(shù)在FPGA中更有效地實現(xiàn)一個波形,，這些技術(shù)包括并行處理" title="并行處理">并行處理算法,、低頻操作、功率底層規(guī)劃和局部配置,。
利用并行處理算法,，F(xiàn)PGA所提供的并行處理能力容許實現(xiàn)比像DSP或GPP這樣的串行處理器可能達到的性能要高得多的信號處理性能，這個已經(jīng)得到了很好的證實,。因為并行處理可采用比串行處理器低得多的時鐘頻率執(zhí)行任務(wù),，當(dāng)采用并行處理算法的時候，F(xiàn)PGA實際上比處理器能效更高,。
利用低頻工作,，許多軍用波形能從運行在較低的頻率以降低功耗上獲得好處。常見的是FPGA中的波形以低于200MHz的頻率運行,，遠遠低于最大頻率,。
上述的一些技術(shù)如時鐘門控利用對設(shè)計進行一些細致的底層規(guī)劃可能更為有效,。例如，為了真正地利用時鐘門控的優(yōu)勢,，設(shè)計工程師想利用相同的時鐘得到一個設(shè)計的幾個部分，而該時鐘可以在相同的區(qū)域——或許在器件的四分之一象限——被門控,。目前市面上可利用的工具如賽靈思的PlanAhead設(shè)計和分析工具利用圖形用戶界面(GUI)使底層規(guī)劃變得更加容易,。
局部重配置(PR)容許設(shè)計工程師在FPGA之內(nèi)定時復(fù)用各種資源。如果沒有PR,，設(shè)計工程師可能不得不重載整個FPGA以支持一個新的波形模式,，因此，臨時失去通信鏈路,，或讓所有模式在大的FPGA之中被同時載入,，即使一次僅僅使用一個模式。PR容許支持多模式波形,，不必同時把所有的模式載入FPGA之中,，因此，能夠以較小的FPGA和較低的功耗實現(xiàn)相同的功能,。有效地利用PR也從底層規(guī)劃獲益,。類似于低內(nèi)核電壓，PR能影響靜態(tài)和動態(tài)功率這兩者,，但是,，上述技術(shù)則僅僅影響動態(tài)功率。
圖1描述了這些用于降低功耗的各種方法,。用于降低SDR功耗的一種真正的整體方法要采用來自每一個象限的多種技術(shù),。
假設(shè)有許多用于降低SDR功耗的方法，其中許多方法可以組合,，似乎沒有什么機會能確定理想的功率最優(yōu)化波形實現(xiàn)方案,。增加的混淆之處在于：許多波形成分如前向糾錯(FCC)常常能在FPGA或DSP當(dāng)中的任一個上有效地實現(xiàn)。通常不清楚的是：如何在硬件和軟件之間進行最佳的劃分以實現(xiàn)能效最大化,？盡管沒有靈丹妙藥,，即沒有任何一種工具能評定所有不同的選項及轉(zhuǎn)換以決定性地鑒別最優(yōu)化的解決方案，但是,，一定存在一種比純粹猜測更好的方法,，這種猜測用的是已出版的數(shù)據(jù)表數(shù)字和基于電子數(shù)據(jù)表的功率估算器。

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圖3：功率監(jiān)測GUI顯示調(diào)制解調(diào)器FPGA和DSP的功率消耗, 消除對波形實現(xiàn)功率消耗的猜測,。