摘  要： 本套加速器高頻低電平系統(tǒng)（LLRF）是中國ADS注入器II高頻系統(tǒng)的原型機(jī)，其工作頻率為162.5 MHz,，以實(shí)現(xiàn)超導(dǎo)加速腔的幅度與相位穩(wěn)定控制和諧振頻率調(diào)節(jié),。該系統(tǒng)主要由射頻前端和數(shù)字信號(hào)處理FPGA兩部分組成。射頻前端主要實(shí)現(xiàn)高頻信號(hào)的上下變頻和電平匹配,；數(shù)字信號(hào)處理FPGA是系統(tǒng)的核心,，主要完成射頻信號(hào)幅值與相位的數(shù)字穩(wěn)定控制，超導(dǎo)腔諧振頻率控制,，以及1 000 M以太網(wǎng)通信,。在實(shí)驗(yàn)室環(huán)境下，對(duì)該系統(tǒng)進(jìn)行了幅度和相位穩(wěn)定度測(cè)試,，相位穩(wěn)定度峰峰值為±0.3°,，有效值為0.09°,，幅值相對(duì)穩(wěn)定度峰峰值為±5×10-3，有效值為3.2×10-3,，達(dá)到了設(shè)計(jì)要求,。

　　關(guān)鍵詞： 低電平系統(tǒng)；FPGA,；正交解調(diào),；控制算法；閉環(huán)控制

0 引言

　　高頻低電平系統(tǒng)（LLRF）是加速器高頻系統(tǒng)的一個(gè)重要組成部分,。C-ADS注入器II超導(dǎo)直線超導(dǎo)腔為半波長諧振（HWR）腔,，其工作頻率為162.5 MHz；有載Q在超導(dǎo)條件下約為1×106,。運(yùn)行時(shí)要求相位穩(wěn)定度小于±0.7°,，腔壓幅值穩(wěn)定度小于±6×10-3，頻率失諧角度小于±0.6°,。針對(duì)超導(dǎo)腔高有載Q值,，低帶寬（約200 Hz）的特點(diǎn)，本文介紹了一種基于高性能FPGA的全數(shù)字高頻LLRF原型機(jī)的算法實(shí)現(xiàn)與測(cè)試,。

　　該LLRF系統(tǒng)的FPGA平臺(tái),，主要實(shí)現(xiàn)高頻信號(hào)的數(shù)字鑒相與解幅、數(shù)字I/Q解調(diào),、數(shù)字PI,、CIC平滑與濾波、數(shù)字幅度調(diào)制,、數(shù)字NCO,、幅相穩(wěn)定控制環(huán)路、頻率控制環(huán)路以及1 000 M以太網(wǎng)通信,。由于低溫系統(tǒng)未完善,，只在常溫條件下進(jìn)行測(cè)試。LLRF的12小時(shí)測(cè)試結(jié)果為相位穩(wěn)定度峰峰值為±0.3°,，幅值穩(wěn)定度峰峰值為±5×10-3,，達(dá)到設(shè)計(jì)要求。本文主要介紹該全數(shù)字LLRF采用的核心算法,。

1 LLRF的整體結(jié)構(gòu)

　　數(shù)字LLRF系統(tǒng)主要由射頻前端,、時(shí)鐘系統(tǒng)、信號(hào)處理FPGA,、網(wǎng)絡(luò)通信和上位機(jī)監(jiān)控五部分構(gòu)成,，其整體結(jié)構(gòu)如圖1所示。射頻前端主要完成射頻信號(hào)的上下變頻和電平匹配；時(shí)鐘系統(tǒng)主要完成時(shí)鐘與射頻信號(hào)的鎖相與時(shí)鐘分配,；信號(hào)處理FPGA主要完成LLRF的核心算法與網(wǎng)絡(luò)通信終端算法實(shí)現(xiàn),；上位機(jī)監(jiān)控完成實(shí)現(xiàn)LLRF參數(shù)調(diào)節(jié)和數(shù)據(jù)采集與監(jiān)控。

2 數(shù)字LLRF核心算法的FPGA實(shí)現(xiàn)

　　2.1 IQ正交解調(diào)

　　在軟件無線電中,，IQ的數(shù)字解調(diào)有多種方式,，如零中頻解調(diào)、RLC濾波解調(diào)[1-2],、多通道CIC濾波解調(diào)等方式[3],，該LLRF系統(tǒng)采用了IQ正交解調(diào)。當(dāng)ADC采樣時(shí)鐘頻率和中頻IF頻率滿足式如下關(guān)系：

　　其中,，fS為ADC采樣時(shí)鐘頻率,，fIF為中頻信號(hào)IF的頻率,，n為整數(shù),；該LLRF采用了n=0時(shí)的4倍頻采樣，則IF中頻信號(hào)的ADC離散序列為：

　　如圖2所示的Q,、I,、-Q、-I……的離散序列（其采樣值分別為X0,，X1,，X2，X3）,，在FPGA中只需很少的存儲(chǔ)器單元和時(shí)序控制就能完成Q和I信號(hào)的正交解調(diào),。此外這種方法具有信號(hào)直流濾波與抑制作用，其伯特圖如圖3所示,。

　　2.2 CIC平滑濾波

　　LLRF系統(tǒng)中時(shí)鐘抖動(dòng),、電源噪聲、RF諧波等都會(huì)影響ADC的信噪比和采樣精度[4-5],。FPGA解調(diào)出的數(shù)字I/Q會(huì)出現(xiàn)一些奇異值,，將直接影響LLRF 的性能。系統(tǒng)對(duì)廣泛應(yīng)用的抽樣與插值CIC濾波器進(jìn)行了改進(jìn),，采用單級(jí)抽樣平滑的CIC濾波,，用以完成I/Q兩路信號(hào)的平滑與濾波，其平滑濾波結(jié)果如圖4所示,。

　　2.3 數(shù)字鑒相與解幅

　　為了獲取超導(dǎo)腔的RF信號(hào)的實(shí)時(shí)幅值和相位,，以及腔體失諧角度，在LLRF系統(tǒng)中采用了基于FPGA的改進(jìn)CORDIC算法來實(shí)現(xiàn)RF信號(hào)的鑒相與解幅,。改進(jìn)CORDIC算法結(jié)構(gòu)如圖5所示,。為盡量減少CORDIC的無效旋轉(zhuǎn)和結(jié)果精度，首先對(duì)I/Q信號(hào)進(jìn)行象限的轉(zhuǎn)換，并將其換到π/4內(nèi)的I/Q值,；變換處理后進(jìn)行21位CORDIC角度旋轉(zhuǎn),，最后對(duì)輸出的幅值進(jìn)行旋轉(zhuǎn)補(bǔ)償和角度的象限對(duì)應(yīng)轉(zhuǎn)換。在系統(tǒng)122.88 MHz時(shí)鐘信號(hào)下,，18個(gè)時(shí)鐘周期就能完成一次角度和幅值的更新,，其鑒相精度能達(dá)到0.005°。

　　2.4 數(shù)字環(huán)路算法

　　數(shù)字環(huán)路是LLRF的核心算法,，主要分為3個(gè)數(shù)字穩(wěn)定控制環(huán)路即頻率控制環(huán)路,、腔壓環(huán)路和相位環(huán)路。FPGA通過ADC采集超導(dǎo)腔的入射信號(hào),、反射信號(hào),、腔壓取樣信號(hào)和參考信號(hào)，并對(duì)這4路信號(hào)進(jìn)行I/Q解調(diào)和CIC平滑濾波,。然后對(duì)入射和反射信號(hào)的I/Q分別進(jìn)行CORDIC鑒相,，并對(duì)其相位進(jìn)行求差，以判斷腔的失諧情況,，再通過PI算法和調(diào)諧電機(jī)的控制策略,，產(chǎn)生超導(dǎo)腔調(diào)諧電機(jī)所需要的脈沖、方向和電機(jī)使能控制信號(hào),，完成對(duì)超導(dǎo)腔失諧的調(diào)節(jié)控制,。與此同時(shí)，對(duì)腔壓信號(hào)的I/Q進(jìn)行鑒相與解幅,，并將幅值信號(hào)與設(shè)定值進(jìn)行比較,，經(jīng)幅值PI控制環(huán)路，產(chǎn)生數(shù)字NCO的幅值調(diào)制輸入,；把腔壓信號(hào)的相位與參考相位以及設(shè)定相位進(jìn)行比較,，經(jīng)數(shù)字相位PI控制環(huán)路，產(chǎn)生數(shù)字NCO的相位調(diào)制輸入,，最后完成對(duì)LLRF輸出射頻頻信號(hào)的數(shù)字幅值與相位調(diào)制,，實(shí)現(xiàn)超導(dǎo)腔電壓的幅值與相位的調(diào)節(jié)與穩(wěn)定控制[6]，具體的環(huán)路控制如圖6所示,。

3 系統(tǒng)測(cè)試

　　由于低溫系統(tǒng)的限制,，LLRF控制系統(tǒng)只在實(shí)驗(yàn)室環(huán)境下進(jìn)行了幅度和相位穩(wěn)定度測(cè)試。由于是常溫,，腔的有載Q值不同,，需要對(duì)腔的環(huán)路控制參數(shù)進(jìn)行修改，才能實(shí)現(xiàn)幅值與相位控制環(huán)路的閉環(huán)測(cè)試,。測(cè)試系統(tǒng)中采用模型銅腔和1 000 W的寬帶放大器以及步進(jìn)電機(jī)來模擬高頻系統(tǒng),，系統(tǒng)幅值和相位的測(cè)試結(jié)果如圖7所示,。

4 結(jié)論

　　在實(shí)驗(yàn)室環(huán)境下，對(duì)LLRF進(jìn)行了12小時(shí)的連續(xù)測(cè)試,，其相位穩(wěn)定度峰峰值為±0.3°,，有效值為0.09°；幅值相對(duì)穩(wěn)定度峰峰值為±5×10-3,，有效值為3.2×10-3,，閉環(huán)噪聲的抑制能力大于60 dB，整體滿足LLRF的穩(wěn)定度指標(biāo)要求,。后續(xù)將繼續(xù)對(duì)原型機(jī)LLRF進(jìn)行算法優(yōu)化,，盡量減小在FPGA中的算法延時(shí)，提高環(huán)路穩(wěn)定性能,，以及提高系統(tǒng)的集成度,，優(yōu)化控制模型，以適應(yīng)超導(dǎo)腔的實(shí)際運(yùn)行環(huán)境,。

　　參考文獻(xiàn)

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