0 引言

    在大規(guī)模集成電路發(fā)展的今天,，隨著高精度、便攜式電子器件的進一步發(fā)展,，傳統(tǒng)的信號處理技術(shù)已經(jīng)逐步被大規(guī)模的并行處理技術(shù)所取代,。剩余數(shù)系統(tǒng)以其特有的進位自由和并行運算特性，近年來已經(jīng)成為高速,、大規(guī)模數(shù)字信號處理的最好選擇,。

    剩余數(shù)系統(tǒng)應用的意義已經(jīng)被證明，尤其對于處理密集型加法,、減法以及乘法等占有絕對的優(yōu)勢,。然而，其他的運算例如除法,、奇偶檢測,、比例變化、大小比較和符號檢測等運算由于其運算的復雜性,，在剩余數(shù)系統(tǒng)就失去了并行性的優(yōu)勢,，這些運算有時不得不將余數(shù)轉(zhuǎn)換成二進制數(shù)后再做運算，所以會浪費大量的電路面積和延遲,。為了提高此類運算電路的性能,，近年來許多研究人員開始對此領(lǐng)域進行研究,但是大部分研究針對比較常用的3模集合{2ⁿ，2ⁿ+1,，2ⁿ-1}^[1-4],。

    比例變化是余數(shù)系統(tǒng)研究最重要問題之一，比例變化尤其在防止溢出和內(nèi)部乘積處理方面具有舉足輕重的作用。和反向轉(zhuǎn)換一樣,，比例縮放在剩余數(shù)系統(tǒng)實現(xiàn)也涉及到大的延遲和較高的硬件復雜度,，涉及在每一個剩余數(shù)計算階段。本文針對4模集合{2ⁿ,，2²ⁿ+1,，2ⁿ+1，2ⁿ-1},，在分析反向轉(zhuǎn)換和比例縮放算法的基礎(chǔ)上,，提出了一個新的基于2ⁿ的比例縮放算法，并基于加法器實現(xiàn)其VLSI結(jié)構(gòu),。

1 算法描述

    基于剩余數(shù)系統(tǒng)模集合{m₁,，m₂，…,，m_n}的整數(shù)X,，通過一個比例因子k做比例變化，設(shè)Y為比例變化的結(jié)果,，則：

    對于模集合針對4模集合{m₁,，m₂，m₃,，m₄}其對應于{2ⁿ,，2²ⁿ+1，2ⁿ+1,，2ⁿ-1},，根據(jù)式(3)：

2 電路實現(xiàn)

2.1 y₁的硬件實現(xiàn)

    定理2：若0≤v≤2ⁿ-2，則v2ⁱ模2ⁿ-1的結(jié)果相當于將n位寬二進制數(shù)v,，即v_n-1v_n-2…v₀循環(huán)左移i位^[5],。

    定理3：若0≤v≤2ⁿ-2，則(-v)2ⁱ模2ⁿ-1的結(jié)果相當于將v乘以2ⁱ模2ⁿ-1的結(jié)果按位取反^[5],。

    由前面的分析可知,，對于模通道2²ⁿ進行2ⁿ比例變化結(jié)果y₁，直接取Y的低n位即可實現(xiàn),。應用定理1和2,，通過進一步合并化簡，Y最終轉(zhuǎn)換為5個4n位操作數(shù)相加的形式,，即：

    通過3級進位保留加法器（CSA）,，最終形成兩個4n位寬的S、C,，S和C通過模2⁴ⁿ-1加法器得到4n位模加法器的結(jié)果Y,，如圖1所示,。

2.2 y₂的硬件實現(xiàn)

    操作數(shù)在進入縮一碼模2²ⁿ+1加法器之前必須分別減1，而縮一碼模2²ⁿ+1加法器在輸出以后必須加1才能得到真正的結(jié)果,。兩者合并,，只要將進位加法器的輸出減1即可。同時,，根據(jù)定理4,，進位保留加法器的最高有效位的進位輸出將被直接取反加到下一級進位保留加法器的最低有效位的同時，需要加上一個補償常數(shù)因子2ⁿ,。聯(lián)合前面縮一碼模2²ⁿ+1加法器的校正因子-1,，總的校正項C_j為：

    直接將上面的三項輸入法進位反轉(zhuǎn)的回轉(zhuǎn)進位保留加法器，得到進位2n位C和2n位和位S,，將C和S直接輸入到縮一碼模2ⁿ+1加法器,，該縮一碼模2n+1加法器的輸出即為實際的比例變換結(jié)果。

2.3 y₃的硬件實現(xiàn)

    y₃的實現(xiàn)和y₂相似,，同樣通過進位保留加法器樹和一個縮一碼模2²ⁿ+1加法器實現(xiàn),。通過化簡式(7)：

    設(shè)校正項為C_j，同理,，總的校正因子C_j為：

2.4 y₄的硬件實現(xiàn)

    對于模通道m(xù)₄=2ⁿ-1進行2ⁿ比例變化結(jié)果y₄，根據(jù)式(8),，應用定理2,，進一步表示為：

    該模通道比例變化y₄的實現(xiàn)只需要將上面的兩個n位操作數(shù)直接通過一個0唯一表示的模2ⁿ-1加法器，即可實現(xiàn),。

    整個基于4模集合{2ⁿ,，2²ⁿ+1，2ⁿ+1,，2ⁿ-1}的反向轉(zhuǎn)換以及比例轉(zhuǎn)化的硬件結(jié)構(gòu)圖如圖1所示,。

3 性能評估和比較

    為了進行定性評估，本文與同樣對4模集合2n比例變換文獻[4]的理論模型進行對比,。采用文獻[4]提出的門單位計算方法,，用近似門單位模型方法計算其硬件以及信號處理延時，即2輸入異或門（XOR）或者同或門（XNOR）的面積和延遲按照2個單位計算,，一個全加器（FA）等同于7個單位的面積和4個單位的延遲,，非門（NOT）的面積和延遲都以0計算，其他基本的二輸入邏輯門面積和延遲按照1個單元計算,。為了更加公平的對比,，本研究和文獻[4]所有的模2ⁿ-1加法器均采用目前最優(yōu)化的0唯一表示的并行前綴模2ⁿ-1加法器^[6]，縮一碼模2ⁿ+1加法器采用文獻[7]提出的模加法器模型,。提出的新的比例變換模型各個通道面積理論數(shù)據(jù)如表1所示,，和其他模集合比例轉(zhuǎn)換器面積和延時對比如表2所示,。從中可以看出，本文所提出的4比例變換器模型,，在動態(tài)范圍大的情況下,，在硬件復雜度方面占有絕對的優(yōu)勢。

4 結(jié)論

    余數(shù)系統(tǒng)的比例變換是避免在剩余數(shù)系統(tǒng)的中間運算過程中發(fā)生溢出錯誤的主要方法,?；诖耍槍?模集合{2ⁿ,，2²ⁿ+1,，2ⁿ+1，2ⁿ-1},，在分析反向轉(zhuǎn)換和比例縮放算法的基礎(chǔ)上,，提出了一個新的反向轉(zhuǎn)換和基于2n的比例縮放算法，并基于加法器實現(xiàn)其VLSI結(jié)構(gòu),，使該模集合能夠得到更加廣泛的應用,。理論分析結(jié)果表明，在具有相同模通道數(shù)的同類比例變換器中,，本研究的算法更加優(yōu)化,，硬件性能表現(xiàn)更加優(yōu)異。

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