王龍1,，楊承志1,，肖衛(wèi)華1，楊斌斌2
?。?. 空軍航空大學(xué) 信息對(duì)抗系,，吉林 長(zhǎng)春 130022；2. 沈陽(yáng)航空航天大學(xué) 電子信息學(xué)院,，遼寧 沈陽(yáng) 110136）
摘要：設(shè)計(jì)了一種基于現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array,，FPGA）和射頻級(jí)數(shù)模轉(zhuǎn)換器（Radio Frequency Digital to Analog Converter，RF DAC）的寬帶高斯噪聲源,。該噪聲源將優(yōu)先編碼器原理運(yùn)用到非均勻分段擬合映射曲線中,，通過(guò)并行偽碼產(chǎn)生結(jié)構(gòu)生成均勻分布的偽碼序列,，接著利用非均勻折線擬合的方法將偽碼序列映射為高斯分布的高速數(shù)字高斯噪聲，然后通過(guò)RF DAC輸出寬帶高斯噪聲,。在Xilinx Virtex7 XC7VX485T和ADI AD9129搭建的驗(yàn)證平臺(tái)上的測(cè)試結(jié)果表明,，該噪聲源能輸出±4σ（σ為標(biāo)準(zhǔn)差）的高斯噪聲，噪聲帶寬可達(dá)1.2 GHz,，并且只消耗FPGA 約0.3%的資源,。
關(guān)鍵詞：高斯噪聲；優(yōu)先編碼,；非均勻劃分,；FPGA
0引言
高斯噪聲在自然界中普遍存在，對(duì)雷達(dá)偵察和通信偵察具有非常重要的影響,。為了測(cè)試和驗(yàn)證偵察接收設(shè)備在低信噪比條件下的性能,，通常需要在測(cè)試信號(hào)中加入功率可控的高斯噪聲。參考文獻(xiàn)［1 3］采用串行移位寄存器產(chǎn)生偽碼序列,，然后將偽碼序列通過(guò)曲線映射的方式轉(zhuǎn)換為數(shù)字高斯噪聲,，再通過(guò)DAC輸出模擬高斯噪聲。受限于FPGA的工作時(shí)鐘,，目前采用串行反饋移位寄存器的方式輸出的高斯噪聲帶寬最高為250 MHz［1］,。
隨著寬帶雷達(dá)技術(shù)的發(fā)展，雷達(dá)信號(hào)的帶寬達(dá)到百兆量級(jí)［4］,，通過(guò)串行反饋移位寄存器的方式無(wú)法輸出如此高的高斯噪聲,。因此本文對(duì)串行移位寄存器作8路并行化處理，在原有系統(tǒng)時(shí)鐘頻率不變的情況下,，產(chǎn)生8倍于系統(tǒng)時(shí)鐘頻率的偽碼序列,。然后通過(guò)均勻到高斯分布的映射關(guān)系，將偽碼映射為數(shù)字高斯噪聲,，并通過(guò)RF DAC 直接產(chǎn)生寬帶高斯噪聲,。與參考文獻(xiàn)［1］提出的寬帶高斯噪聲源設(shè)計(jì)方法相比，只消耗了0.3%的 FPGA資源,，輸出的噪聲帶寬可達(dá)1.2 GHz,。
1并行偽碼產(chǎn)生結(jié)構(gòu)
m序列（偽隨機(jī)序列）是由線性移位寄存器加特定反饋后形成的，其結(jié)構(gòu)如圖1所示,。圖中dn－i(i=1,2,3,…,r)為移位寄存器中每位寄存器的狀態(tài),；ci(i=0,1,2,…,r)為第i位寄存器的反饋系數(shù)，當(dāng)ci等于0時(shí),，反饋線斷開(kāi),，表示無(wú)反饋；ci=1時(shí)，反饋線連通,，表示存在反饋,；除c0以外的反饋線進(jìn)行異或運(yùn)算，得到的結(jié)果作為線性移位寄存器的輸入值,。在此結(jié)構(gòu)中 c0=cr=1,，c0不能為0，因?yàn)?c0=0意味著無(wú)反饋,，就不能構(gòu)成周期性的序列,，將轉(zhuǎn)變?yōu)殪o態(tài)移位寄存器。cr也不能為 0,，即第 r位寄存器一定要參加反饋,，否則r級(jí)的反饋移位寄存器將減化為r－1級(jí)的或更低的反饋移位寄存器。不同的反饋邏輯,，即ci(i=0,1,2,…,r)取不同的值,，將產(chǎn)生不同的移位寄存器。
在FPGA中實(shí)現(xiàn)這種結(jié)構(gòu),，每個(gè)時(shí)鐘只能輸出一個(gè)PN碼，受限于當(dāng)前FPGA的工藝水平,，輸出噪聲頻率無(wú)法達(dá)到系統(tǒng)要求,。為此需要對(duì)串行反饋移位寄存器作并行化處理，使之能在一個(gè)時(shí)鐘周期內(nèi)產(chǎn)生多個(gè)PN碼,。以4路并行化為例,，設(shè)串行反饋移位寄存器的反饋值依次為dn、dn+1,、dn+2,、dn+3…，則前4個(gè)反饋值可用下式表示：
移位寄存器中的值向右移動(dòng)等效為異或單元向左移動(dòng)一個(gè)位置,。為了在一個(gè)時(shí)鐘內(nèi)得到dn,、dn+1、dn+2,、dn+3 4個(gè)值,，可以設(shè)置4個(gè)異或單元且依次相鄰排列，在下一個(gè)時(shí)鐘移位寄存器的值向右移動(dòng)4位即可,。八階串行反饋移位寄存器（反饋系數(shù)用十六進(jìn)制表示為(153)16）作4路并行化得到的并行偽碼產(chǎn)生結(jié)構(gòu)如圖2所示,。
在每個(gè)時(shí)鐘的上升沿或下降沿,，寄存器dr的值向前推入寄存器dr－4(r=4,5,...,11)中,；4個(gè)異或單元輸出的值Ni(i=0,1,2,3)被送入高四位寄存器中；末四位寄存器的值作為四位并行偽碼同時(shí)輸出。
2高斯噪聲產(chǎn)生結(jié)構(gòu)
高斯白噪聲是一種均值為零,、瞬時(shí)值服從正態(tài)分布,、功率在一定帶寬內(nèi)恒定的隨機(jī)信號(hào)，它的方差反映了噪聲功率,。在工程實(shí)踐中,，為了獲得高斯白噪聲，人們通常采用某種方式將易于產(chǎn)生的噪聲映射為高斯白噪聲,。映射往往采用噪聲概率相等的準(zhǔn)則進(jìn)行,。均勻分布到高斯分布的映射關(guān)系可用下式表示：
式中，x為均勻隨機(jī)變量,，y為高斯隨機(jī)變量,。可見(jiàn),，均勻分布到高斯分布的映射關(guān)系即為高斯概率分布函數(shù)的反函數(shù),。y的絕對(duì)值越大，對(duì)應(yīng)點(diǎn)的斜率也越大,。
使用并行偽碼結(jié)構(gòu)產(chǎn)生的偽碼序列服從均勻分布,，而實(shí)際環(huán)境中的噪聲多為高斯分布，故產(chǎn)生的偽碼不能直接輸出,，需要將均勻分布的偽碼序列轉(zhuǎn)換為高斯噪聲序列,。轉(zhuǎn)換方法主要有函數(shù)變換法、中心極限法,、查找表法 3 種［5］,。其中，函數(shù)變換法和中心極限法需要使用復(fù)雜的數(shù)學(xué)運(yùn)算,，需要占用大量的FPGA內(nèi)部的DSP資源,。查找表法需要建立均勻分布到高斯分布的映射關(guān)系，需要占用大量的FPGA內(nèi)部的存儲(chǔ)資源,。
本文引入優(yōu)先編碼器的思想,，將整個(gè)地址區(qū)間分成18段。對(duì)于最高位為0的數(shù)值（取值范圍為0~0.5）而言,，從左向右第一個(gè)出現(xiàn)1的位置相同的所有數(shù)值屬于同一個(gè)區(qū)段,；對(duì)于最高位為1的數(shù)值（取值范圍為0.5~1）而言，從左向右第一個(gè)出現(xiàn)0的位置相同的所有數(shù)值屬于一個(gè)區(qū)段,。使用這種劃分方法的好處是除了兩端的兩個(gè)區(qū)段外,，靠外的區(qū)段寬度是相鄰里側(cè)區(qū)段寬度的1/2，能夠滿足斜率小的地方使用較少的折線逼近,，斜率大的地方使用較多的折線逼近的原則,。優(yōu)先編碼器的輸入輸出關(guān)系如表1所示,。其中Q_OUT為優(yōu)先編碼器的輸出值，代表所屬區(qū)段,；A_IN為優(yōu)先編碼器的輸入值,，取自并行偽碼序列的高9位，用二進(jìn)制數(shù)表示,，“x”代表任意（“0”或“1”）,。
參考文獻(xiàn)［6］采取的尋址結(jié)構(gòu)組合邏輯層次過(guò)多，且需要用到加法器,，不適用于高速電路的設(shè)計(jì),。在FPGA上的實(shí)現(xiàn)結(jié)果表明，使用輸入位寬為9 bit的優(yōu)先編碼器僅需要4片SLICE,，占用資源不超過(guò)可配置邏輯塊（CLB）資源的萬(wàn)分之一,，工作時(shí)鐘可達(dá)400 MHz以上。
3基于FPGA的硬件實(shí)現(xiàn)
本文采用Xilinx Virtex-7 XC7VX485T芯片［7］實(shí)現(xiàn)數(shù)字高斯噪聲的產(chǎn)生,，然后送入AD9129 DAC芯片［8］進(jìn)行模數(shù)轉(zhuǎn)換,。AD9129為14位的射頻級(jí)數(shù)模轉(zhuǎn)換器，可以直接合成射頻信號(hào),，DAC更新速率最高可達(dá)5.7 GS/s,。系統(tǒng)的整體框圖如圖3所示?！?br/>
并行偽碼產(chǎn)生結(jié)構(gòu)采用8路并行化處理,，系統(tǒng)工作在300 MHz的時(shí)鐘頻率下，輸入到AD9129的數(shù)據(jù)率為2.4 GS/s(每秒2.4 G個(gè)采樣點(diǎn)）,。為了能夠工作在如此之高的時(shí)鐘頻率下，高斯噪聲產(chǎn)生結(jié)構(gòu)中的乘加運(yùn)算通過(guò)一個(gè)DSP核完成,。該系統(tǒng)使用Verilog語(yǔ)言進(jìn)行編程,，可移植性強(qiáng)，在XC7VX485T上布局布線,，能夠滿足時(shí)序要求,。設(shè)計(jì)占用了112個(gè)SLICE（不到總資源的0.01%）和8個(gè)DSP核（約占總DSP核資源的0.26%），消耗的資源極少,。
4仿真與測(cè)試結(jié)果
通過(guò)在Vivado 集成開(kāi)發(fā)環(huán)境中進(jìn)行功能仿真得到仿真數(shù)據(jù),，然后取出65 536個(gè)數(shù)據(jù)值導(dǎo)入到MATLAB軟件進(jìn)行統(tǒng)計(jì)，得到的統(tǒng)計(jì)分布直方圖如圖4所示,。從圖中可以看出,，系統(tǒng)仿真結(jié)果的統(tǒng)計(jì)分布在±4σ（σ為標(biāo)準(zhǔn)差）的范圍內(nèi)符合高斯分布?！ ?/p>
5結(jié)論
高斯噪聲作為一種常見(jiàn)的噪聲,，在工程實(shí)踐和科學(xué)實(shí)驗(yàn)中被廣泛應(yīng)用,。本文研究了一種并行偽碼產(chǎn)生結(jié)構(gòu)，并首次將優(yōu)先編碼器原理應(yīng)用到均勻分布到高斯分布的非均勻折線擬合當(dāng)中,。仿真和測(cè)試結(jié)果表明,，本文設(shè)計(jì)的基于FPGA的寬帶高斯噪聲源具有占用資源少、精度高,、可移植性強(qiáng)等優(yōu)點(diǎn),，能夠輸出帶寬可達(dá)1.2 GHz的基帶噪聲。
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